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9.1_ONE_PULSE
- 基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器 9.1.1 由系统功能描述时序关系 9.1.2 流程图的设计 9.1.3 系统功能描述 9.1.4 逻辑框图 9.1.5 延时模块的详细描述及仿真 9.1.6 功能模块Verilog-HDL描述的模块化方法 9.1.7 输入检测模块的详细描述及仿真 9.1.8 计数模块的详细描述 9.1.9 可编程单脉冲发生器的系统仿真
多个Verilog的代码
- 多个VHDL编码的例题，详细的电路图介绍，还有流程图-many examples of VHDL code, the particular introduction of circuit diagram and flow chart
lab1_VHDL
- VHDL数字系统设计工程实践，包含实验的原理，真值表和结构图描述，以及相关的VHDL代码。-VHDL digital system design engineering practice, including the principle of the experiment, truth table and chart descr iptions, and associated VHDL code.
CY7C68013_DEMO
- cy7c68013原理图和程序 实现fpga和68013通信程序代码-Cy7c68013 principle chart and procedures To realize the fpga and 68013 communication program code
mini-uart
- Verilog实现mini-uart，代码经过FPEG验证，含文档及流程图。-Verilog implementation mini-uart, code FPEG After verification, including documentation and flow chart.
HuaweiFPGAdesignflowguide
- 华为内部的FPGA设计培训教程，详细阐述了设计流程图、Verilog HDL设计、逻辑仿真、逻辑综合。对大家的学习一定有帮助的。-Huawei within the FPGA design training tutorial, a detailed flow chart of the design, Verilog HDL design, logic simulation, logic synthesis. Study of the U.S. must have help.
EP1C3T144FPGAdevelopboardmanual
- 本图是基于EP1C3T144FPGAdevelopboard manual设计开发的原理图，最后推荐给大家学习开发的，-This chart is based on EP1C3T144FPGAdevelopboard manual schematic design and development, the final recommendation to you to study the development, thank you
lsh
- 基于Verilog的状态机的流程图及源代码-Verilog state machine based on the flow chart and code
ledflower
- 1.跑马灯设计 设计要求：控制8个LED进行花式显示，设计4种显示模式：S0，从左到右逐个点亮LED；S1，从右到左逐个点亮LED；S2，从两边到中间逐个点亮LED；S3，从中间到两边逐个点亮LED。4种模式循环切换，复位键(rst）控制系统的运行与停止- 1. runs the lantern to design <dnt> the </dnt> design requirements: Controls 8 LED to carry on the floral f
reset
- 这是个关于同步复位和异步复位问题的探讨，最后得出同步释放，异步复位的效果最好 文件中有编好的verilog文件工程，以及仿真结果和RTL分析图，分析的很详细-This is a synchronous reset and asynchronous reset on the issue of the conclusion that synchronous release, asynchronous reset of the best documents are programmed veril
18-divide-8-divider
- 从ASM状态图可以看出，在state=0时，初始化参数，如果开始信号有效则载入被除数与除数，接着进入state=1状态，首先判断被除数寄存器的高九位是否大于除数，如果是则产生溢出信号，并回到此状态；否则被除数寄存器向左移一位，并进入state=2状态，同样先判断被除数寄存器的高九位是否大于除数,如果是则被数高九位减去除，并被除数最后一位置为1，并回到此状态；否则被除数寄存器向左移一位，并进入state=3状态, 同样先判断被除数寄存器的高六位是否大于除数,如果是则被数高九位减去除，并被除数最后一
lcd_12864
- 本历程使用FPGA根据LCD12864的时序图编译成功的可以显示汉字、字母数字的VHDL程序-The process of using the FPGA timing chart compiled according to LCD12864 success can display Chinese characters, alphanumeric VHDL program
nios2audio
- 通过altera开发板DE2_70实现语音记录与播放，添加FIR滤波器提升语音质量。附加硬件功能方框图以及软件流程图，以及改进方法。-By altera board DE2_70 voice recording and playback, added FIR filter to enhance the voice quality. Additional functional block diagram of the hardware and software flow chart, as wel
Serial
- 本文档里面的程序是用verilog编写的串口程序，里面有详细的说明及其运行结果图。-The document which the program is written in serial verilog program, which is described in detail and the results chart.
NIOS_uip_snapshot_sd
- 這個程式主要是實作，可經由browser發出請求從de2上取回影像(bmp/jpg)，取回影像同時會將該影像寫入sd卡 構架部分先將輸入影像取1/16至320x256，因為cpu不是很夠力，先在比較小的圖上做-This program is implemented, via the browser makes a request to retrieve images from de2 (bmp/ jpg), to retrieve images sd card at
RISC-CPU
- 精简指令集 CPU 通过仿真验证正确 (使用之前务必看readme文件，和结构图!) 1. 此cpu是夏宇闻 verilog数字系统设计教程中最后一章的例程。 2. 学习时务必先搞明白框图原理，和数据流动！！！ 3. 牢记主状态机中一条指令周期中传输的16bit=3bit指令+13bit地址。 4. 理解数据总线，和地址总线。区分数据和地址。 5. 仔细调试，因为书中有很多小错误。 程序经过quartusii编译通过，另外经过modelsim仿真正确。-RISC
decoder
- 采用VHDL语言输入法，根据HDB3码编解码规则，确定HDB3码编画出HDB3码的程序设计流程图。编写VHDL源程序、调试及仿真时序波形 -Using VHDL language input method, according to the HDB3 encoding and decoding rules that determine HDB3 code HDB3 encoding and draw a flow chart programming. Write VHDL source co
FPGA-program-flow-chart
- altera fpga烧写流程，原创，详实。-altera fpga
w5500_spi_fpga
- 共两个文件，一个是对网络芯片W5500进行控制的master spi接口，另一个是w5500命令控制逻辑，命令格式按照w5500芯片的要求，分为地址段，控制段和数据段进行统一控制。此外提供w5500芯片初始化及读写控制流程图。-A total of two documents, one is the master SPI interface for network control chip W5500, the other is a w5500 command control logic, co