搜索资源列表
rece_7E
- HDLC控制接收数据开始标志7E和去零模块，用于FPGA与E1相接，Verilog HDL语言编写
gen_nx64k
- N×64K数控分频模块，可将2.048M时钟分频为一个NX64k的时钟，在E1复用设备上应用。 -N × 64K NC frequency module can be 2.048M NX64k clock frequency for a clock, the E1 multiplexing equipment apply.
e1_vhdl
- 用VHDL在FPGA内部实现E1的接口，适合通讯相关专业硬件开发使用-Within the FPGA implementation using VHDL E1 interface, the hardware for communications-related professional development to use
SDHAnalysis
- 光纤通信中的SDH数据帧解析及提取的VHDL实现源代码，共包含帧同步、E1及F1码流提取、DCC1码流提取、帧头开销串行输出四个主要模块-SDH fiber-optic communication data frame analysis and retrieval implementation of VHDL source code, include the frame synchronization, E1 and F1 stream extraction, DCC1 stream extra
ethtoe1
- 硕士论文 基于FPGA的Ethernet+over+E1接口芯片的设计与实现.pdf-master paper the design and implentation of Ethernet+over+E1
32ET_source
- 32时隙的VHDL源代码 在开发E1 2M线路的时候非常有用-32 slot of the VHDL source code in the development of E1 2M lines is very useful when
vhdlcode
- E1 (FIRST ORDER EUROPE TRANSMISSION STANDARD)
vhdlcode1
- E1 (FIRST ORDER EUROPE TRANSMISSION STANDARD)vhdl
shift
- E1接收部分主要功能是实现从输入的差分线路数据中恢复出2.048M线路时钟并将数据解码输出。包括解码和线路时钟恢复两模块。-E1 to receive some of the major functions of the difference from the input data lines to recover a clock and data lines 2.048M decoder output. Including decoding and clock recovery circuit
E1framerDeframer
- e1 framer and defremerr vhdl cods
E1
- 在国际标准组织开放式系统互联（OSI）参考模型下，以太网是第二层协议。10G以太网使用ＩＥＥＥ（电气与电子工程师学会）802.3以太网介质访问控制协议（ＭＡＣ）、ＩＥＥＥ 802.3以太网帧格式以及ＩＥＥＥ 802.3最小和最大帧尺寸。-In the International Standards Organization Open Systems Interconnect (OSI) reference model, Ethernet is the second-layer protocol.
HDLC_E1
- E1到HDLC转换 实现E1到以太网 E1到HDLC转换 实现E1到以太网-E1 TO HDLC E1 TO ETHETH
E1Tsi_TB
- TSI testbench for E1
led_control
- 本实验箱采用的液晶显示屏内置的控制器为SED1520，点阵为122×32，需要两片SED1520组成，由E1，E2分别选通，以控制显示屏的左右两半屏。图形液晶显示模块有两种连接方式，一种为直接访问方式，一种为间接访问方式。本实验采用直接控制方式。 直接控制方式就是将液晶显示模块的接口作为存储器或I/O设备直接挂在计算机总线上。计算机通过地址译码器控制E1和E2的选通；读/写操作信号R/W有地址线A1 控制，命令/数据寄存器选择信号由地址线A0控制。 -The experimenta
e1framerdeframer
- E1 Framer/De-Framer, Also include the data check (CRC) and channel coding/decoding-E1 framer and deframer, clock adjust, clock phase adjust
e1_framer
- E1 DeFramer :A design for Framing Telecom E1 Interface
XAPP868
- E1/T1时钟提取和恢复源码 是xilinx的IP源码-E1/T1 clock recover code,it is xilinx s IP code
E1
- 分析帧同步算法，提供帧同步的状态机实现图以及得到的正确仿真图形。-Analysis of frame synchronization algorithm, to provide frame synchronization state machine implementation plans and get the correct simulation graphics.
PCK_CRC4_D4
- E1成帧模块，使用VHDL语言设计中的CRC4校验码生成模块-E1 framing module, using the VHDL language design CRC4 check code generation module
e1-framer
- e1 framer / de-framer based on itu-t standards state machine using GRAY CODE (or trying to use GRAY CODE