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靳远－源程序
- 几个VHDL的源代码和和一个本人编写的5级流水线RISC CPU的代码-several VHDL source code, and in my preparation of a five pipelined RISC CPU code
Automat
- 设计一个自动售货机控制程序，它的投币口每次可以投入1元、2元、5元，且规定投入1元或2元后不得再投入5元。当投入总值等于或超过设定值（4元），售货机就自动送出货物并找回多余的钱。-design a vending machine control procedures, it can slot into each one yuan, the two yuan, 5 billion there are provisions into one yuan or two yuan may re-enter
automachine
- 自动售货机 l 设计要求： 1．机器有一个投币孔，每次只能投入一枚硬币，但可以连续投入多枚硬币。机器能识别的硬币金额为1元，5角和1角。顾客可选择的饮料价格有1元，1元5角，2元三种。每次只能售出1瓶饮料。 2．购买饮料时先选择饮料价格再投币，当投入的硬币总金额达到或超过饮料价格后，机器发出指示信号并拒收继续投入的硬币。顾客投币后，按动确定键，机器将发出饮料和找零硬币，若所投金额不足，则发出欠资信号指示。在欠资情况下，顾客可以继续投币购买，也可按取消键，机器将退出所投入的全部金额。
gold
- SRL16是Virtex器件中的一个移位寄存器查找表。它有4个输入用来选择输出序列的长度。使用XCV50-6器件实现，共占用5个Slice。用来生成gold码。-SRL16 Virtex devices is a shift register lookup table. It has four input used to select the output sequence length. Use XCV50-6 device, occupying a total of five Slice.
news5f
- Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。-Verilog HDL prepared by the five-frequency circuits. Clock using two phase logic role.
rs_decoder_31_19_6.tar
- Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1
traffic_control
- 设计制作一个用于十字路口的交通灯控制器 有一组绿、黄、红灯用于指挥交通，绿灯、黄灯和红灯的持续时间分别为20秒、5秒和25秒； 当有特殊情况（如消防车、救护车等）时，两个方向均为红灯亮，计时停止，当特殊情况结束后，控制器恢复原状态，继续正常运行-design a crossroads for the traffic signal controller is a group in green, yellow and red lights to direct traffic. green,
fen
- verilog，4、5分频器，5分频器占空比3：2-Verilog, 4,5 dividers, five dividers ratio of 3:2
file_verilog
- 该文件用在CPLD上的，和C语言很接近，5位的计数器一个。-the documents on the CPLD, and the C language is close to that of the five counters one.
数字频率计实验报告
- 课程设计要求设计并用FPGA实现一个数字频率计，具体设计要求如下： 测量频率范围： 10Hz～100KHz 精度： ΔF / F ≤ ±2 % 系统外部时钟： 1024Hz 测量波形： 方波 Vp-p ＝ 3～5 V 硬件设备：Altera Flex10K10 五位数码管 LED发光二极管 编程语言：Verilog HDL / VHDL-curriculum design and FPGA design to achieve a digital frequency meter,
AMBA-Bus_Verilog_Model
- 该源码包是2.0版本的AMBA总线的Verilog语言模型，主要包括5个部分：AHB总线仲裁器，AHB-APB总线桥接器，AHB总线上从设备ROM模型，AHB总线上从设备RAM模型，参数定义。-This source code package is the model of V2.0 AMBA bus of ARM company, It mainly includes the following five parts: the AHB arbiter,AHB-APB bridge, AHB_R
RS-decoder
- RS 解码器主要包括以下5 个主要部分：伴随式计算、计算错误位置和错误值多项式、 钱搜索计算错误位置、福尼算法计算错误值和纠正解码输出。-RS decoder includes the following five main parts: With style, calculated error location and error value polynomial, Calculated error location search of money
PipeLine.tar Verilog实现MIPS五段流水线
- Verilog实现MIPS五段流水线，22条指令（基本算术、移位和load、store指令），模块化设计，含注释-Verilog realization of five-stage pipeline MIPS 22 instructions (basic arithmetic, shift, and load, store instructions), modular design, with annotations
PIPE_LINING_CPU_TEAM_24
- 采用Quatus II编译环境，使用Verilog HDL语言编写实现了五段流水线CPU。 能够完成以下二十二条指令（均不考虑虚拟地址和Cache，并且默认为小端方式）： add rd,rs,rt addu rd,rs,rt addi rt,rs,imm addiu rt,rs,imm sub rd,rs,rt subu rd,rs,rt nor rd,rs,rt xori rt,rs,imm clo rd,rs clz rd,rs slt rd,rs,rt sltu rd,
fft_1024_hdl
- 一个 1024 点 FFT ， 基 4 蝶形运算架构， 5级流水，乒乓内存，有测试环境。-A 1024-point FFT, Radix-4 butterfly structure operation, five water, ping-pong memory, a test environment.
part01
- 周立功嵌入式系统实验教程中配带光盘资料，共分五部分-Ligong week experimental course in embedded systems equipped with CD-ROM, is divided into five parts
saolei
- 基于FPGA的扫雷游戏，9X9扫雷，我们的游戏包含有五个状态，分别欢迎界面，游戏胜利，简单游戏模式，自定义游戏模式，游戏失败模式。-FPGA-based minesweeper game, 9X9 mine, the game includes five of our state, respectively, the welcome screen, the game is victory, a simple game modes, custom game modes, game failure
cpu
- 5 stage pipeline CPU, verilog HDL code-5 stage pipeline CPU
UART
- LM3S系列微处理器异步总线通信例程，有5个-LM3S series asynchronous microprocessor bus communication routines, there are five
riscpu
- 一个32位微处理器的verilog实现源代脉,采用5级流水线和cache技术.-a 32 Microprocessor verilog achieve pulse generation sources, used five lines and cache technology.