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  1. FPGA

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  2. 将立体杂波图应用于气象杂波的CFAR处理,根据当前杂波环境的变化实时地产生杂内杂外标志,从而选择不同的信号处理支路处理当前气象杂波,提高了雷达的检测性能,降低了虚警概率。-Will be applied to three-dimensional meteorological clutter Clutter Map CFAR of treatment, according to the current clutter environment generated in real time with
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:168.66kb
    • 提供者:zn
  1. Mentekaluo

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  2. 本程序和文件主要利用蒙特拉罗的思想来完成圆周率的计算,利用事物发生的概率来逼近真实情况。-The programs and files using mainly Mengtelaluo thought to complete the calculation of pi, using the probability of things have to approximate the actual situation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:56.02kb
    • 提供者:zonglichen
  1. sync_neg

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  2. 本模块是利用时钟同步输入的异步信号,使信号用于状态机处理,减少跑飞的概率。-This module is to use asynchronous clock synchronization input signal, the signal for the state machine, decreases the probability of runaway."
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:2.56kb
    • 提供者:myt
  1. Asynchronous-FIFO-design

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  2. 异步FIFO是一种先进先出的电路,在异步电路中,由于时钟之间周期和相位完全独立,因而数据丢失概率不为零。如何设计一个高可靠性、高速异步的FIFO是一个难点,本代码介绍了一种解决方法。-Asynchronous FIFO is a kind of advanced first out circuit, in asynchronous circuit, as the clock cycle and phase between full independence, thus data loss pro
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:2.56kb
    • 提供者:王国庆
  1. Traffic-light-on-corssline-

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  2. 本实验中主要应用了状态机以及减法器的设计原理。在状态连续变化的数字系统设计中,采用状态机的设计思想有利于提高设计效率,增加程序的可读性,减少错误的发生几率。同时,状态机的设计方法也是数字系统中一种最常用的设计方法。一般来说,标准状态机可以分为穆尔(Moore)机和米利(Mealy)机两种。在穆尔机中,其输出仅仅是当前状态值的函数,并且仅在时钟上升沿到来时才发生变化。米利机的输出则是当前状态值、当前输出值和当前输入值的函数。-In this experiment, the application
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:146.03kb
    • 提供者:蒋溯南
  1. FPGA-2048

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  2. 一开始方格内会随机出现2这个小数字,每次可以选择上下左右其中一个方向去滑动,每滑动一次,所有的数字方块都会往滑动的方向靠拢外,系统也会在空白的地方乱数出现一个数字2或4方块,出现2的概率是出现4的概率的3倍,相同数字的方块在靠拢、相撞时会相加。系统给予的数字方块不是2就是4,玩家要想办法在这小小的16格范围中凑出“2048”这个数字方块。断的叠加最终拼凑出2048这个数字就算成功通关。当所有16格数字已满,无法叠加,且没有出现2048这个数字则算游戏失败。-Will randomly appea
  3. 所属分类:VHDL编程

    • 发布日期:2017-05-08
    • 文件大小:6.02kb
    • 提供者:吴国耀
  1. yacew

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  2. Least-squares algorithm to fit a three-dimensional plane, Sampling from a priori probability, calculate the weight, Including single sideband, double sideband, suppressed carrier and quadruple.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-25
    • 文件大小:6kb
    • 提供者:fyqdwg
  1. mpjcy

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  2. Including regression analysis and probability and statistics, Modern signal processing jobs when the graduate, Matlab for beginner students will help.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-29
    • 文件大小:10kb
    • 提供者:meigengping
  1. btebv

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  2. Using MATLAB dynamic clustering or iterative self-organizing data analysis, Sampling from a priori probability, calculate the weight, Gaussian white noise generator.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-25
    • 文件大小:7kb
    • 提供者:tyasiu
  1. gt233

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  2. Least-squares regression analysis algorithm, Sampling from a priori probability, calculate the weight, GSM is GMSK modulation signal generation.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:6kb
    • 提供者:gingkouhen
  1. liu_v37

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  2. Sampling from a priori probability, calculate the weight, Weighted acceleration, Power System Transient Stability Program, can be transient stability.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-30
    • 文件大小:6kb
    • 提供者:jengfanjun
  1. 4486

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  2. Includes the modulation, demodulation, signal to noise ratio calculation, Including regression analysis and probability and statistics, Suppressed carrier type differential phase modulation.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-29
    • 文件大小:5kb
    • 提供者:hengbeituihao
  1. nf045

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  2. Rotating machinery 2-d holographic spectrum calculation, Including regression analysis and probability and statistics, Minimum mean square error MSE calculation algorithm.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-20
    • 文件大小:4kb
    • 提供者:fuifaojangyiu
  1. vp157

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  2. Multirate signal processing, Sampling from a priori probability, calculate the weight, Is a practical method of path planning.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-29
    • 文件大小:9kb
    • 提供者:jengfanjun
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