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八位的伪随机数产生的verilog文件
- 八位的伪随机数产生的verilog文件linear-feedback-shift-register-eight pseudo-random number generator in Verilog document linear-feedback - shift-register
rn_gen
- random number generator
serial_produce
- 设计一个能够自启动的24-1的伪随机码（111101011001000）发生器。 设计一个序列信号发生器，产生一个011100110011序列码。 实现序列1110100。测试序列码波形 个人比较欣赏第二种方法 -to design an 24-1 since the start of the pseudo-random number (111101011001000) generator. Design of a signal sequence generator to pro
gen_displayer
- 基于线性反馈移位寄存器电路，并结合FPGA 的特有结构，一种简捷而又高效的伪随机序列产生方法-The Implementation and Research on Pseudo-Random Number Generators with FPGA
verilog_risc
- RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。 在数据存储器中的0到15的位置放置16个随机数，求16个数的和，放在数据存储器的16、17的位置，高位在前 对这16个数进行排序，从大到小放置在18到33的位置 求出前16个数的平均数，放在34的位置 基本指令有NOP, ADD, SUB, AND, RD, WR, BR,BC。 因为采用16位指令，有扩充的余地。-RISC
DE2_VGA3
- The VGA example generates a 320x240 diffusion-limited-aggregation (DLA) on Altera DE2 board. A DLA is a clump formed by sticky particles adhering to an existing structure. In this design, we start with one pixel at the center of the screen and allow
wsjscsq
- VHDL程序设计的应用举例：伪随机数产生器-VHDL Programming Application examples: pseudo-random number generator
PN7_gen_wtb
- 一个用vhdl语言写的产生伪随机数PN7例子，经过altera的fpga测试可以使用。-Written in a language with vhdl generate pseudo-random number PN7 example, after the fpga altera test can be used.
LCD1602
- 写的一个用lcd1602的随机数发生器，用的语言为Verilog，工具是Quartus II软件。-Write a random number generator with lcd1602, the language used for the Verilog, Quartus II software tool.
randon_numder_generator
- random number generator it generate random number continousely on clk pulse
random
- random number generator... tt8-random number generator... tt800
bakema
- 巴克码发生器的VHDL程序，巴克码主要用于通信系统中的帧同步，便于与随机的数字详细相区别，易于识别。-Barker Code Generator VHDL program, Barker Code is mainly used for frame synchronization in communication systems, and the random number to facilitate more differentiated and easy identification.
randomgenerator
- 随机数产生器，能够随机产生两位数，是原理图输入法和vhdl输入方的方法-Random number generator to randomly generated double-digit, is the schematic input and the input side of the way vhdl
ca_prng_latest.tar
- pseudo random number generator, code written in systemC.
random
- How to make radom number in Verilog
RNG
- Random number Generator based in vhdl
random
- 随机数产生以及发牌程序 包括test的tb程序-Random number generator and licensing procedures, including test
Random-number-generator-verilog
- Verilog code for a pseudo random number generator using linear shift registers. Implemented on Basys2 with Xilinx. Project report also is included.
pseudo-random-number-VHDL
- 伪随机序列发生器的vhdl软件，有m序列和gold序列的算法-pseudo random number generator
random
- 用简单的线性反馈移位寄存器实现了伪随机数的生成…(The pseudo random number is generated by a simple linear feedback shift register)