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搜索资源列表

  1. in-ModelSim-and-Xilinx-lib

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  2. 在ModelSim SE中配置Xilinx的库函数 在Modelsim的安装根目录下新建一个文件夹,用来放xilinx的各个库文件,故可以起名 xilinx_lib。类似于Xinlinx的安装文件:\..\\Xilinx\verilog\src中的各个库文件,在xilinx_lib文件 下新建各个文件夹,命名规则为:若src中的文件夹名为unisims,则在xilinx_lib文件夹下新建 为unisims_ver的文件夹,与此雷同,新建名为simprims_ver、Xilinx
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:106428
    • 提供者:谢明
  1. trafficlightvhdlcode

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  2. 可控制2个路口的红、黄、绿三盏灯.让其按特定的规律进行变化。利用Quartus Ⅱ对设计结果进行仿真-Can control two crossroads red, yellow and green lights. Let it according to the specific rule changes. Use of Quartus Ⅱ simulation design results
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:579713
    • 提供者:Nana Wang
  1. digit_deletion_game-rev1.0

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  2. digit deletion game to be implented by verilog. This game was used in casio game before 20 years. I made it in verilog. Game rule is simple. number is generated in random and user will delete number in display out of order. Have Fun.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:131925
    • 提供者:龍 龍
  1. t33

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  2. 交通灯控制系统 某路口有一条主干道和一条支干路交叉而成。根据统 计,主干道的交通流量为支路的两倍。要求: 1)、正常情况下,两路轮流放行,且主干道的放流时间 是支路的两倍。信号转换时,按照以下规律显示: 从通行变为停止时,按绿→黄→红次序变化; 从停止变为通行时,按红→闪动→绿次序变化; 主干道与支路的显示必须保证它们是交叉进行的。 2)、当路上出现特种车辆(如警车、消防车等)时,该路 口应将它立即放行,并使另一方向停止。如果两个方向 同时出现特种车,应时
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1717
    • 提供者:胡芳洲
  1. EWB_eclock

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  2. 用方波信号发生器发出1HZ的稳定的方波信号作为CP信号输入 ,秒计数器满60向分计数器进位,分计数器满60向小时进位,小时计数器按“23翻0”规律计数,计数器经译码器送到显示器;计数出现误差可用校时电路进行校时、校分、校秒。并具有可整点报时与定时闹钟的功能。 本数字钟的功能列表如下: 1)基本功能:秒、分钟、小时计时、显示及校对; 2)整点报时功能:在每小时59分50秒开始500Hz频率发声提示,整点时1000Hz发声,之后声音停止; 3)定时报闹功能:可设定闹钟定点报闹,可用开
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:691010
    • 提供者:xr
  1. traffic-lights-the-controller-design

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  2. 设计一个十字路口的交通灯控制器,能显示十字路口东西、南北两个方向的红、黄、绿灯的指示状态。两组红、黄、绿三种颜色的灯分别作为东西、南北两个方向的红、黄、绿灯。变化规律为:东西绿灯亮,南北红灯亮,东西黄灯亮,南北红灯亮,东西红灯亮,南北绿灯亮,东西红灯亮,南北黄灯亮,东西绿灯亮,南北红灯亮……,这样循环下去。 南北方向是主干道车到,东西方向是支干道车道,要求两条交叉道路上的车辆交替运行,主干道每次通行时间为30秒,支干道每次通行时间为20秒,时间可设置修改。 在绿灯转为红灯时,要求黄灯先亮
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:169279
    • 提供者:sunny
  1. FIFO

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  2. 流水车间2机FIFO实现,WIP的显示,及加工时间的显示-Use this program to show the number of WIP and the process time in flow shop which use the fifo rule to work.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:450043
    • 提供者:邢杰
  1. FIFO

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  2. FPGA内设计同步FIFO和异步FIFO,以及双口RAM的方法,FIFO设计的经验之谈,非常经典。-Synchronous FIFO and asynchronous FIFO, and dual-port RAM within the FPGA design,FIFO design rule of thumb, very classic.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2389369
    • 提供者:peter
  1. dog_cat_mouse_river

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  2. 用VHDL写的程序,模拟狗,猫,老鼠过河。规则是:狗不能跟猫单独呆在一起,老鼠跟猫不能单独在一起。-Program written in VHDL, simulated dog, cat, mouse to cross the river. The rule is: the dog can not be with the cat alone with rats and cats can not be alone together.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1862368
    • 提供者:ksing
  1. vhdl-for-bluetooth

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  2. bluetooth source code using soc and avr. the signal between soc and avr needs a basic rule in order to flow the signal
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:21553
    • 提供者:Andy
  1. Elevator-controller

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  2. 1.该设计是一个6层自动升降电梯的控制电路; 2.每层电梯入口处设有上下请求开关,电梯内设有乘客到达楼层的请求开关; 3.设有电梯所处楼层指示和电梯运行模式指示; 4.电梯的上升和下降时间均为2秒; 5.电梯到达停站请求后,开门时间为4秒,关门时间为3秒; 6.能记忆电梯内外的所有请求信号,并按照电梯运行规则次序响应,响应动作完成后清除请求信号; 7.能检测是否超载,并设有报警信号; 8.方向优先规则:当电梯处于上升模式时,只响应比电梯所在位置高的上楼请求,有下而上逐
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:7852
    • 提供者:xuling
  1. threelift

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  2. (1)、每层电梯入口处设有上下请求开关,电梯内设有顾客到达层次的停站开关。 (2)、设有电梯入口处位置指示装置及电梯运行模式(上升或下降)指示装置。 (3)、电梯每秒升(降)一层楼。 (4)、电梯到达有停站请求的楼层,经过 1 秒电梯门打开,开门指示灯亮,开门 4 秒后,电梯门关闭(开门指 示灯灭),电梯继续进行,直至执行完最后一个请求信号后停留在当前层。 、能记忆电梯内外所有请求,并按照电梯运行规则按顺序响应,每个请求信号保留至执行后消除。 、电梯运行规则当电梯处于上升模
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2248730
    • 提供者:范志浩
  1. caideng8

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  2. 计能让一排灯(8只)自动改变显示花样的控制系统。可将实验板上的一排发光二极管作为彩灯用。控制器应有两种控制方式: ◆规则变化。变化节拍有0.5秒和0.25秒两种,交替出现,每种节拍可有8种花样,各执行一或二个周期后轮换。 彩灯变化方向有单向移动,双向移动,跳跃移动等。 ◆ 随机变化。变化花样相同,但节拍及花样的转换都随机出现。 -Total make a row of lights (8) to automatically change the display pattern
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1841
    • 提供者:黎铖
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