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搜索资源列表

  1. ver-fir-coefficient

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  2. vhdl source,ver-fir-coefficient,simulink of fir with soft ware input
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:390.2kb
    • 提供者:heti
  1. simulink-03-31

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  2. 基于MATLAB/DSP Build可控信号发生器,由Matlab建模综合,并生成VHDL代码,由Quartus编译通过.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:291.6kb
    • 提供者:ltianyang
  1. add_overflow

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  2. 一个带overflow功能的加法器的实现,采用Matlab+Simulink
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:8.78kb
    • 提供者:QU YIFAN
  1. add_rounding

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  2. 一个基于Matlab+Simulink的带Rounding功能的加法器实现
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:9.68kb
    • 提供者:QU YIFAN
  1. complex_add

    0下载:
  2. 一个基于Matlab+Simulink的复数加法器实现
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:8.58kb
    • 提供者:QU YIFAN
  1. pll.rar

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  2. 模拟锁相环(apll)的一些simulink模型,Analog phase-locked loop (apll) some simulink model
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:716.56kb
    • 提供者:prescaler
  1. MyState

    0下载:
  2. 这份是实验课上的教师和学生用的实例。关于用matlab simulink仿真状态机并生成vhdl代码的详细内容-The experimental class teachers and students to use examples. Matlab simulink simulation on the use of state machine and generates VHDL code details
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:946.26kb
    • 提供者:张三
  1. DES

    0下载:
  2. DES加密算法的VHDL实现,采用流水线技术实现-The VHDL implement of DES encrypt algorithmic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-10
    • 文件大小:16.9mb
    • 提供者:Mr Yang
  1. lab1

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  2. system generator/simulink 应用开发实例,User Starting
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:150.82kb
    • 提供者:troy
  1. lab4

    0下载:
  2. system generator/simulink 应用开发4,User Starting
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:117.91kb
    • 提供者:troy
  1. cic

    0下载:
  2. 在MATLAB2007A/SIMULINK环境下用DSP BUILDER8.0实现了五级CIC,解决了溢出问题。生成了可用的VHDL文件。- DSP BUILDER8.0 A 5 stages CIC filer is realized in MATLAB2007A/SIMULINK by using DSP Builder 8.0.The overflow problem is resulved.Useful VHDL files are generated at last.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.47mb
    • 提供者:hcq
  1. qpsk_simulink

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  2. Matlab simulink qpsk
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:7.22kb
    • 提供者:mmurali
  1. HDLImplementationoftheVariableStepSize

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  2. proposes a Verilog implementation of the Normalized Least Mean Square (NLMS) adaptive algorithm, having a variable step size. The envisaged application is the identification of an unknown system. First the convergence of derived LMS algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:218.47kb
    • 提供者:陳柏宇
  1. QAM16_demo

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  2. This a demonstration for 16QAM. It is a Simulink model, including hardware implementation on Xilinx FPGA for adaptive equalizer and carrier recovery. -This is a demonstration for 16QAM. It is a Simulink model, including hardware implementation on Xil
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:43.52kb
    • 提供者:徐滨
  1. Simulink-to-VHDL-Route

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  2. This paper presents the way of speeding up the route from the oretical design with Simulink/Matlab, via behavioral simulation in fixed-point arithmetic to the implementation on either FPGA or custom silicon. This has been achieved by porting
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:144.46kb
    • 提供者:jack
  1. 3813412-Matlab-Simulink-Simulink-Matlab-to-Vhdl.r

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  2. Simulink/Matlab-to-VHDL Route for Full-Custom/FPGA Rapid Prototyping of DSP Algorithms
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:144.48kb
    • 提供者:T. H. Sutikno
  1. 16qam

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  2. simulink平台上实现16QAM的解调模型,并用XILINX ISE软件实现modesim仿真-Simulink on a platform of 16QAM demodulation models, modesim and XILINX ISE software simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:48.04kb
    • 提供者:张德
  1. simulink-matlab-to-vhdl

    0下载:
  2. convert matlab and simulink files to vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:177.45kb
    • 提供者:tatta
  1. DDS

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  2. 这个是在quartusii和matlab simulink下搭的dds的模型,已经经过仿真是可以的。并且已经转为vhdl代码。-This is quartusii and matlab simulink model to catch the dds, has been the simulation is possible. And has to vhdl code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.23mb
    • 提供者:jiang
  1. modelism-simulink

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  2. Modelsim simulation elementary guidance -Modelsim simulation elementary guidance
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:225.22kb
    • 提供者:松竹
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