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脉冲记时CPLD
- 工作原理： 脉冲输入，记录30个脉冲的间隔时间（总时间），LED显示出来，牵涉到数码管的轮流点亮，以及LED的码。输入端口一定要用个 74LS14整一下，图上没有。数码管使用共阴数码管。MAXPLUS编译。 测试时将光电门的信号端一块连接到J2口的第三管脚，同时第一管脚为地，应该与光电门的地连接（共地）。 开始测试： 按下按键，应该可以见到LED被点亮，指示可以开始转动转动惯量盘，等遮光片遮挡30次光电门后， LED熄灭，数码管有数字显示，此为时间值，单位为秒，与智
D_f_apparatus
- 频率测量和周期测量的基本方法是采用以固定时钟作为参考时钟，分别测量单个周期的计数为周期，单位时间的计数为频率。但是由于被测信号的频率不同，测量精度会发生变化，采用低频测量周期，高频测量频率，然后分别求倒数，便可得到对应的频率和周期-frequency measurement and measurement cycle is the basic method used to a fixed clock as a reference clock, measured single cycle to c
16bitalu
- 16 bit alu using the vhdl it has 16 function perform by control unit with 4 control signal
plj
- 数字频率计是一种用来测试周期性变化信号工作频率的装置。其原理是在规定的单位时间（闸门时间）内，记录输入的脉冲的个数。我们可以通过改变记录脉冲的闸门时间来切换测频量程。本文利用EDA技术中的Max+plusⅡ作为开发工具,设计了基于FPGA的8位十进制频率计,并下载到在系统可编程实验板的EPF10K20TC144-4器件中测试实现了其功能。-Digital frequency meter is a kind of cyclical changes in the signal used to tes
adder1
- 此源代码是基于Verilog语言的“与-或-非”门电路 、用 case语句描述的 4 选 1 数据选择器、同步置数、同步清零的计数器 、用 always 过程语句描述的简单算术逻辑单元、用 begin-end 串行块产生信号波形 ，有广泛的应用，比如编码器领域。-This source code is based on the Verilog language, " and- or- not" gate, with the case statement described in
ALU
- 本实验是根据算术逻辑运算单元的功能表、通过手动方式，改变控制信号的组合、从而实现不同的算术以及逻辑运算功能、并将结果与标志位表示出来。-This experiment is based on arithmetic logical unit menu, to manually change the control signal combinations to achieve different arithmetic and logic functions, and the results that
VHDL
- 时钟发生器用于生成不同的时钟信号clock、clk2、fetch与alu_clk，产生的时钟信号clk送往寄存器与状态控制器，时钟信号clk2送往数据控制器与状态控制器，信号fetch送往数据控制器与地址多路器，信号alu_clk送往算术逻辑单元。-Clock generator to generate different clock signals clock, clk2, fetch and alu_clk, generated clock signal sent to register w
plj.ppt.tar
- 信号的频率，就是信号在单位时间(1s)内周期性变化的次数。 用单片机和CPLD结合完成-Signal frequency, is the signal in unit time (1s) the number of periodic change. Complete with a combination of SCM and CPLD
Addr_Generator
- 其中start是开始信号，上升沿启动控制单元；CLK是工作时钟；CtrlAddr是读取控制字时的地址；CtrlData是读取的控制字；Reading是读信号；EOP是本次AD采样完成信号，只有当AD1和AD2均完成后EOP才为高；EN是允许信号，启动分频器、地址发生器；N是分频系数；Addr1和Addr2分别是AD1和AD2数据存储的起始地址；NUM1和NUM2分别是采样点数。 控制字分别表示分频系数为2，AD1起始地址为1，采样点数5，AD2起始地址为3，采样点数为4。 -Where
ESS_GZ_V4.6
- 测试工装 电磁环境模拟器测试工装能够产生脉冲宽度、重复频率、输出信号功率可设置的射频脉冲信号及收发组件的各种输出信号，用于模拟器整机和信号采集处理单元的功能和性能测试。-Test fixtures Electromagnetic environment simulator test fixtures can produce pulse width and repeat frequency, the output signal power can be set rf pulse signa
jf
- verilog编写的alu模块4bit ALU（运算逻辑单元）的设计 给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入，A和B分别是4位的数据输入，S0、S1、M分别为一位的功能选择输入信号；Cout是一位的进位输出，F是4为的运算结果输出-Verilog modules prepared by the ALU4bit ALU (arithmetic logic unit) design is given in the design of alu input and ou
ClkDivide
- This my version of the unit which carries out the division of the input signal-This is my version of the unit which carries out the division of the input signal
DI
- 这是一个计算占空比的VerilogHDL程序，输入一个待测信号，然后输出Ton,Toff.单位是us-This is a the duty cycle VerilogHDL calculated program to input a signal to be measured, and then outputs Ton, Toff. Unit is us
frequency-demultiplier
- 电子分频器：有源电路，位于功率放大器之前，将前置音频信号分频后再用各自独立的功率放大器，把每一个音频频段信号给予放大，然后分别送到相应的扬声器单元-Electronic frequency divider: active circuits, in front of the power amplifier, will lead audio signal frequency and then separate the power amplifier, the every audio frequenc
Code-speed-adjustment-circuit
- 基于同步的数字 复接系统, 即输入的数据码流速率相同。若各 支路 的数 据码 流速 率不 同, 则 不能 直接 进行 复接, 因为复接合成后的数字信 号流, 在 接收端是无法分接恢复成原来的信号的, 为此在复接 前要使各支路数码率同步, 我们可以在设计的同步数字复接系 统前方加一码速调整单元, 以调整各支路的速码率使其同步, 并在分接 后再经过码速调整恢复为原来的速率。 -Based on the synchronous digital multiplex system, namely th
8 bit, bit by bit procesing unit
- This module does an bit by bit sum, 2 complement,or,and,xor,and not operation of two 8 bit numbers (not and 2 compliment its just 1 number) It has two shift registers that feed your numbers to the procesing unit with an external load/shift signal and
CX3FPGA_PCM
- PCM 脉冲编码调制是Pulse Code Modulation的缩写。脉冲编码调制是数字通信的编码方式之一。主要过程是将话音、图像等模拟信号每隔一定时间进行取样，使其离散化，同时将抽样值按分层单位四舍五入取整量化，同时将抽样值按一组二进制码来表示抽样脉冲的幅值。-PCM Pulse Code Modulation is the abbreviation for Pulse Code Modulation. Pulse code modulation coding scheme is one o
traffic-light
- （1） Divid 模块：1Hz 分频模块，开发板提供50MHz 的系统时钟，而该设计交通灯 转换以秒为计时单位，对50MHz 分频得到1Hz 脉冲信号。 （2） Divid_200 模块: 200Hz 分频模块,用于产生动态扫描模块的时钟。一个数码管 稳定显示要求的切换频率要大于50Hz，那么4 个数码管则需要50×4＝200Hz 以上 的切换频率才能看到不闪烁并且持续稳定显示的字符，因而扫描频率设定为 200Hz。 （3） Control 模块：A、B 方向红绿灯控制
PowerSum
- 此模块的主要功能是实现距离单元数据的功率和求解，即把输入信号的实部、虚部分别 求解平方和，然后把两者相加，每个距离单元内有1024个复数数据 接口： clk 时钟信号，50MHz rst_n 复位信号，低电平有效 PowerSumInEn：功率和模块输入信号的有效信号，1bit，高电平有效 PowerSumInRe：功率和模块输入信号的实部，8bit PowerSumInIm：功率和模块输入信号的虚部，8bit PowerSumOut： 功率和模块输出