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  1. sdram

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  2. 通过 UART 读写 SDRAM verilog 源代码 通过 UART 的接口发送命令来读写 SDRAM 命令格式如下: 00 02 0011 1111 2222 00: 写数据 02: 写个数 0011: 写地址 1111 2222: 写数据, 是 16 bit, 每写完一个数据,向串口发送 FF 回应; 输出: FF FF 01 03 0044 01: 读sdram 03: 读的个数 0044: 读的地址 输出: xxxx xx
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:14kb
    • 提供者:周西东
  1. ug835-vivado-tcl-commands

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  2. Vivado是Xilinx最新的FPGA设计工具,支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比,Vivado可以说是全新设计的。无论从界面、设置、算法,还是从对使用者思路的要求,都是全新的。看在Vivado上,Tcl已经成为唯一支持的脚本,此文件是vivado是tcl命令的集合。(Vivado is Xilinx's latest FPGA design tool that supports development of FPGAs and Zynq 7000s
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-20
    • 文件大小:6.85mb
    • 提供者:独白惠茹
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