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高级链路层协议的实现，vhdl，fpga,- 8 bit parallel backend interface
- use external RX and TX clocks
- Start and end of frame pattern generation
- Start and end of frame pattern checking
- Idle pattern generation and detection (all ones)
- Idle pattern
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dpll的verilog代码，完成数字锁相。用于时钟对准，位同步。-dpll the verilog code to complete the digital phase-locked. Alignment for the clock, bit synchronization.
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实现数字锁相环的一篇论文，FPGA实现，用于位同步。-Paper digital PLL, FPGA implementation for bit synchronization.
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位同步例程源代码,FPGA应用领域，Verilog-Bit synchronization routines source code, FPGA applications, Verilog
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本文首先研究可4一DQPsK调制解调系统中调制部分的基本原理和各个模块的设计方案，重点研究成形滤波器和直接数字频率合成器 (DireetoigitalFrequeneySynihesis，简称DDS)，并针对各个关键模块算法进行matlab设计仿真，展示仿真结果。其次，研究调制解调系统解调部分的基本原理和各个模块的设计方案，重点研究差分解调，数字下变频和位同步算法，也针对其各个关键模块进行算法的Matlab设计仿真。然后用Matlab对整个系统进行理论仿真，得出结论。在此基础
上，采用超高速
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FPGA异步时序转同步时序模块 位宽（bit） -FPGA asynchronous transfer timing synchronization timing module Width (bit)
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本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。
程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。
串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值
是0x104，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通
信同步.
程
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VGA synchronization Code (640 x 480). It generetes VGA synchornization with only 3 bit color ang 60 hz refresh rate. The source clock is 50 MHz.
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VGA synchronization Code (640 x 480). It generetes VGA synchornization with only 3 bit color ang 60 hz refresh rate. The source clock is 50 MHz.
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介绍一种基于VHDL 语言的全数字锁相环实现方法， 并用这种方法在FPGA 中实现了全
数字锁相环，作为信号解调的位同步模块。-Introduction of a language based on VHDL implementations of DPLL, and this method is implemented in the FPGA digital phase locked loop, as the signal demodulation of bit synchronizatio
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码率为1000kb/s，字长为8 位、帧长为128 个字、帧同步码为 EB90EB90H 的PCM 采编器-Rate is 1000kb/s, 8-bit word length, frame length is 128 words, frame synchronization of PCM code EB90H editorial control
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用VHDL语言设计了一个含10条指令的RISC处理器。假定主存可以在一个始终周期内完成依次读写操作且和CPU同步，系统使用一个主存单元。处理器指令字长16位，包含8个通用寄存器，1个16位的指令寄存器和一个16位的程序记数器。处理器的地址总线宽度16位。数据总线宽度16位，取指和数据访问均在一跳蝻数据总线。处理器支持包含LDA，STA，MOV，MVI，ADD，SUB，AND，OR，JZ，JMP十条指令。其中仅有LDA和STA是访存指令。-VHDL language design with a R
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位同步信号提取，用verilog实现，经FPGA实验-Bit synchronization signal extraction, with verilog implementation
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基于FPGA的数字通信系统，主要包含编译码模块，位同步模块，基于nios的片上系统合成模块。-FPGA-based digital communications system, the main module contains the encoding and decoding, bit synchronization modules, chip-based system nios synthesis module.
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这是一个很好的仿真位同步，而且记录了输入的数据进行了转化，可以直接用于verilog里面的信号输入仿真-This is a good simulation of bit synchronization, and recorded data were entered into, which can be directly used for signal input verilog simulation
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Altem公司quartus
II 8．1开发环境下，完成了中频全数字解调器的FPGA实现，并对数
字下变频、载波同步、位同步等解调器的核心模块设计进行了详细的分析和说明，给出
了实现框图和仿真波形。同时在本设计中应用了Altera公司的NiosII软核处理器技术，
用于载波的大频偏校正和解调器各个部分的监测和控制。最后给出了QPSK中频全数字
解调器关键性能指标的测试方法和测试结果，测试结果表明本设计达到了预期的性能指
标要求。-The Algorithm is con
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使用Verilog编写的时间同步模块，解决位同步问题，ISE12.2下编译通过-Time synchronization module written in Verilog, bit synchronization issues under ISE12.2 compiled by
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BASYS2 board,FPGA，实现M12序列的生成并加在低频二进制信号上（输入信号），之后实现了位同步提取。-BASYS2 board, FPGA, to achieve M12 sequence generation and added to the low-frequency binary signal (input signal), and then to achieve the bit synchronization extraction.
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fpga开发的位同步处理模块，能够实现功能并实现良好的效果-fpga developed bit synchronization processing module to achieve the function and achieve good results
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位同步的VHDL实现，代码可综合。很好用！(Bit synchronization of the VHDL implementation, the code can be integrated. very useful!)
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