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chronograph
- VHDL记秒的一个小程序（测试通过，en为使能端高电平有效）
digital-clock
- 此数字钟具有时，分，秒计时并显示功能； 2.能进行24/12小时制计时模块的切换； 3.具有校时，清除功能，能对时，分，秒进行调整； 4.具有整点报时功能：在59分51秒，59分53秒，59分55秒，59分57秒发出低音256HZ信号，在59分59秒发出一次高音1024HZ信号，音响持续一秒钟，在1024HZ音响结束时刻即为整点； -This digital clock with hours, minutes, seconds, chronograph and display
clock
- 用FPGA实现的电子钟代码，可实现年、月、日、时、分、秒计时及整点报时功能，可以手动设置时间-FPGA implementation of the electronic clock code, year, month, day, hours, minutes, seconds, chronograph, and the whole hour, you can manually set the time
clock
- clk： 标准时钟信号，本例中，其频率为4Hz； clk_1k： 产生闹铃音、报时音的时钟信号，本例中其频率为1024Hz； mode： 功能控制信号；为0：计时功能； 为1：闹钟功能； 为2：手动校时功能； turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟； 若长时间按住该键，还可使秒信号清零，用于精确调时； change： 接按键，手动调整时，每按一次，计数器加1； 如果长按，则连续快速加1，用于快速调时和定时； hour,min,se
watch
- 使用vhdl设计数码管显示的秒表； 能够准确的计时并显示； 开机显示00.00.00； 用户可以随时清零、暂停、计时；最大记时59分钟，最小精确到0.01秒。-Vhdl design digital display stopwatch accurate timing and display boot display 00.00.00 Users can be cleared at any time, suspend, timing 59 minutes maximum chronogra
ep1c6_15_clock
- 基于FPGA的数字时钟，可实现自动计时，秒表等功能，适合于基础学习，欢迎大家下载-FPGA-based digital clock, automatic chronograph, stopwatch function, suitable for basic learning, welcome to download
shuzizhonganjian
- 设计一个数字钟，本设计要求一个12进制或24进制的具有时、分、秒计时功能的数字钟，并能进行时和分的调整。-Design a digital clock, this design requires a 12 or 24 hexadecimal hexadecimal have the hours, minutes, seconds, chronograph function digital clock, and can be adjusted hours and minutes.
shuzishizhong
- 基于DE2-115开发板设计的一个数字钟，能进行正常的小时、分、秒计时功能，并分别由开发板上面的数码管显示秒（60s）、分（60min）、小时（24hours）的时间。并具有手动调整时间的功能-DE2-115 board design based on a digital clock, and enables the normal hours, minutes, seconds chronograph function, and were above the development board
EDA-FPGA-traffic
- 该设计严格按照现实中的交通灯设计，利用vhdl硬件描述语言实现，设计一个交通信号灯控制器，由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、黄三色信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外。 2、 红、绿、黄发光二极管作信号灯，。 3、 主干道处于常允许通行的状态，支干道有车来时才允许通行。主干道亮绿灯时，支干道亮红灯；支干道亮绿灯时，主干道亮红灯。 4、 主、支干道均有车时，两者交替允许通行，主干道每次放行45秒，支干道每次放行2