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CPU
- 运用vhdl硬件描述语言在quartus II开发环境下独立设计与实现了基于精简指令集的五级流水线CPU的设计与实现。该流水CPU包括:取指模块,译码模块,执行模块,访存模块,写回模块,寄存器组模块,控制相关检测模块,Forwarding模块。该CPU在TEC-CA实验平台上运行,并且通过Debugcontroller软件进行单步调试,实验表明,该流水线CPU消除了控制相关、数据相关和结构相关。-Using vhdl hardware descr iption language developm
simple_CPU_VHDL
- 简单的CPU的VHDL设计 vhdl代码和cpu设计过程--Simple CPU design of the VHDL code and VHDL design process cpu
CPU
- 使用Verilog HDL语言完成一个简单的多周期MIPS微处理器的设计-Using Verilog HDL language to complete a simple multi-cycle MIPS microprocessor design
RISC_CPU
- RISC cpu设计,verilog语言,PIC14位指令集-RISC cpu design, verilog language, PIC14-bit instruction set
CPU
- 使用QuartusII软件,利用VHDL语言设计实现CPU,其中包含时序图仿真。-Using software QuartusII, using VHDL language to design the CPU, which contains sequence diagram simulation.
8BIT_CPU
- 一个8位的CPU设计,用verilog语言写的,希望有用-A CPU OF 8 BITS
CPU
- 设计一个简易cpu,包含指令集,能够实现有限指令的操作,具体见内部文档-Design a simplified CPU that has its own instructions which it can work with.
gpr
- 32个寄存器组成的寄存器堆 用于在cpu设计中存储数据-made up of 32 regs be used to design single cpu
OpenMIPS_VHDL_study_v1.0
- 10天实现OPENMIPS处理器-VHDL版[内有详细代码,testbench和设计文档,十天教你学会MIPS架构CPU设计]-10 days to achieve the OPENMIPS processor-VHDL version [within a detailed code, testbench and design documents, ten days to teach you to learn MIPS architecture CPU design]
CPU_single-(2)
- 单周期CPU设计源码,基于Quatus II,亲测可用-Single-cycle CPU design source code, based on Quatus II, pro-test available
CPUver2
- 这是一个有关单周期CPU设计的一个参考,里面顶层模块已经写好,而其他模块的内容则是以注释的形式存在,如果要跑这个代码的话,把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。- 翻译关闭即时翻译 英语 中文 德语 检测语言 中文(简体) 英语
my_cpu
- 计算机组成原理实验代码:单周期Cpu设计,附上检测指令, 在ISE 14.4通过检测-Computer Composition Theory Experiment Code: Cpu single-cycle design, attach detection command, by detecting the ISE 14.4
S16C57
- 8位RISC CPU 设计IP,包含了文档、代码、仿真环境等-8BIT RISC MCU implemention reference ip,include rtl code,simulation and document
OExp11-OwnMCPU
- 浙江大学计算机组成实验课工程代码,多周期CPU设计控制器实现。-Multi-cycle CPU design of the controller.
CPU_Verilog
- 此代码完成了流水线CPU的设计。其中有ALU,控制模块,UART等verilog代码。(This code completes the design of pipelined CPU)
8051-master
- 设计兼容51的指令集的处理器架构 编写兼容51处理器的Verilog代码 仿真 验证测试处理器的功能和性能(The design includes a processor whose instruction set is compatible to the industrial standard 8051 and its FPGA implementation. Through the analysis of instructions, I determine the CPU inte
cpu_2013
- 简化的16位的cpu的设计,有缓冲器,指令存储器,数据存储器等基本模块组成(The simplified 16 bit CPU design consists of a buffer, instruction memory, data memory and other basic modules)
mips16
- 来自openhec平台,完整的mips16cpu设计。未添加工程,需自己手动建立工程添加文件,仅供参考。(mips16 cpu.no vivado project.It's just for teaching.If you want to learn more about it, please search for OpenHec.)
实验九 计算机核心(CPU+RAM)的设计与实现
- 计算机组成原理的CPU实验,基于quartus平台(CPU experiment of computer organization principle, based on quartus platform)
实验一多路选择器与CPU辅助模块设计
- 实验一多路选择器与CPU 模块设计 实验方法与答案(Solutions for computer experiment.)