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搜索资源列表

  1. yuv_rgb

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  2. 完成ITUR656标准的视频流数据向RGB格式的转换。-Complete video streaming ITUR656 standard data format to RGB conversion. Test module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.97kb
    • 提供者:黄涛
  1. MIPS1CYCLE

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  2. MIPS single-cycle processor design in verilog.Instruction memory to the design and initialise it with your assembly code-a. Load the data stored in the X and Y locations of the data memory into the X and Y registers. b. Add the X and Y registers an
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:2.11kb
    • 提供者:chenghao wei
  1. allot1_4

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  2. 设计一个双1路到4路的数据分配器电路 设计要求: (1)1路到4路数据分配器其逻辑功能表如表3.2.2所示,试用行为描述方式写出设计块对其逻辑功能进行描述。 表3.2.2 数据分配器功能表 S1 S0 Out0 Out1 Out2 Out3 0 0 in z z z 0 1 z In Z Z 1 0 Z Z In z 1 1 Z Z Z in-1 way to design a dual 4-way data distributor circuit design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:133.57kb
    • 提供者:mowensui
  1. AssignmentP4

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  2. Assignment 4: 1. Analyze and simulate the following code lists (code1 and code 2) with the same input signals shown below by presenting POW and OL. If the data type of “a, b, c, d, u, v, w, x, y, z” is declared as std_logic, what will the simulatio
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:168.41kb
    • 提供者:魏攸
  1. design-2-recieve-serial-data-and-display-on-LCD.z

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  2. 8051 code to receive name serially.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:2.07kb
    • 提供者:Parth Borda
  1. ps2_keyboard_test

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  2. FPGA通过ps2接收键盘数据,然后把接收到的字母A到Z键值转换相应的ASII码,通过串口发送到PC机上。需要接键盘,还要用调试助手,下载程序后,在键盘上按下一个键,比如A,则在PC调试助手上可看到A-FPGA received by ps2 keyboard data, and then received the letters A through Z keys to convert the corresponding ASII code, sent through the serial po
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:691.51kb
    • 提供者:黄远豪
  1. 10_ps2_keyboard_test

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  2. FPGA通过ps2接收键盘数据,然后把接收到的字母A到Z键值转换相应的ASII码,通过串口发送到PC机上。 实验时,需要接键盘,还要用调试助手,下载程序后,在键盘上按下一个键,比如A,则在PC调试助手上可看到A -Through FPGA receive the ps2 keyboard data, and then receive the letters from A to Z key value into corresponding ASII code, through A seri
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-27
    • 文件大小:187.87kb
    • 提供者:珍宝
  1. VHDL-Code-For-Full-Adder-By-Data-Flow-Modelling.z

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  2. VHDL Code For Full Adder By Data Flow Modelling
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:31.76kb
    • 提供者:rik
  1. ps2_keyboard_test

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  2. FPGA通过ps2接收键盘数据,然后把接收到的字母A到Z键值转换相应的ASII码,通过串口发送到PC机上。 实验时,需要接键盘,还要用调试助手,下载程序后,在键盘上按下一个键,比如A,则在PC调试助手上可看到A -FPGA receives data via the keyboard ps2, and then received the letters A through Z keys corresponding conversion ASII code sent to the PC v
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:569byte
    • 提供者:jame
  1. init_LCD

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  2. Initializes Toppoly TD043MTEA1 LCD. R02: Type 1 Dot inversion, VD and HD low polarity, Latch data on falling edge, 800x480RGB R03: Software register standby, pre-charge enabled, 100 drive capacity, PWM enabled, VGL pump enabled, cp_clk enabled, n
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.34kb
    • 提供者:Candace
  1. ps2keyboard

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  2. FPGA通过ps2接收键盘数据,然后把接收到的字母A到Z键值转换相应的ASII码,通过串口发送到PC机上。 实验时,需要接键盘,还要用调试助手,下载程序后,在键盘上按下一个键,比如A,则在PC调试助手上可看到A-FPGA through PS2 receive keyboard data, and then receive the letters A to Z conversion keys corresponding ASII code, through the serial port t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:171.28kb
    • 提供者:珍宝
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