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  1. SDH

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  2. SDH开销的接收处理,要求: 1, A1和A2字节为帧头指示字节,A1为“11110110”,A2为“00101000”,连续3个A1字节后跟连续3个A2字节表示SDH一帧的开始。要求自行设计状态机,从连续传输的SDH字节流中找出帧头。 2, E2字节为勤务话通道开销,用于公务联络语音通道,其比特串行速率为64KHz(8*8K=64)。要求从SDH字节流中,提取E2字节,并按照64K速率分别串行输出E2码流及时钟,其中64K时钟要求基本均匀。(输出端口包括串行数据和64K串行时钟)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:1.59kb
    • 提供者:刘镇宇
  1. led_control

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  2. 本实验箱采用的液晶显示屏内置的控制器为SED1520,点阵为122×32,需要两片SED1520组成,由E1,E2分别选通,以控制显示屏的左右两半屏。图形液晶显示模块有两种连接方式,一种为直接访问方式,一种为间接访问方式。本实验采用直接控制方式。 直接控制方式就是将液晶显示模块的接口作为存储器或I/O设备直接挂在计算机总线上。计算机通过地址译码器控制E1和E2的选通;读/写操作信号R/W有地址线A1 控制,命令/数据寄存器选择信号由地址线A0控制。 -The experimenta
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.15mb
    • 提供者:yangxiao
  1. SDHdet

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  2. 从SDH字节流中,提取E2字节,并按照64K速率分别串行输出E2码流及时钟,其中64K时钟要求基本均匀。-SDH byte stream from the extracted E2 bytes, and the serial output in accordance with rates of E2 64K stream and clock, which clock 64K basic uniform requirements.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.14kb
    • 提供者:魏可
  1. DE2_70_VIDEO_V1.2.0

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  2. daltera友晶的e2-70视频处理源码,包含整个工程,可以下载学习-de2-70videoprocessing source code, including theentireproject, you candownload learning
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.01mb
    • 提供者:李阳
  1. hdbn

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  2. This “core” is actually two cores – an HDB3/HDB2/B3ZS Encoder that converts NRZ data into P and N pulses according to ITU-T G.703, and a HDB3/HDB2/B3ZS Decoder that converts P and N pulses into NRZ data according to ITU-T G.703. Note: HDB2 and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:8.63kb
    • 提供者:fronders
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