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photo-frame
- 一篇用FPGA做数字相框的论文.有实际制作指南.-a paper on Digital photo frame with a FPGA.
cameralink
- 由于目前基于CameraLink接口的各种相机都不能直接显示，因此本文基于Xilinx公司的Spartan 3系列FPGAXC3S1000-6FG456I设计了一套实时显示系统，该系统可以在不通过系统机的情况下，完成对相机CameraLink信号的接收、缓存、读取并显示 系统采用两片SDRAM作为帧缓存，将输入的CameraLink信号转换成帧频为75Hz，分辨率为1 024×768的XGA格式信号，并采用ADV7123JST芯片实现数模转换，将芯片输出的信号送到VGA接口，通过VGA显示器显示
SDH
- SDH开销的接收处理，要求： 1， A1和A2字节为帧头指示字节，A1为“11110110”，A2为“00101000”，连续3个A1字节后跟连续3个A2字节表示SDH一帧的开始。要求自行设计状态机，从连续传输的SDH字节流中找出帧头。 2， E2字节为勤务话通道开销，用于公务联络语音通道，其比特串行速率为64KHz(8*8K=64)。要求从SDH字节流中，提取E2字节，并按照64K速率分别串行输出E2码流及时钟，其中64K时钟要求基本均匀。（输出端口包括串行数据和64K串行时钟）
SDH_module
- SDH帧同步头的检测，并提取其中的语音信息的模块设计-SDH frame sync detection, and extract audio information module design
Flashcontrollerxilinx
- Single power supply operation — Full voltage range: 2.7 to 3.6 volt read, erase, and program operations — Separate VCCQ for 5 volt I/O tolerance n Automated Program and Erase — Page program: 512 + 16 bytes — Block erase: 8 K + 256 bytes
uart_0910
- uart串口传输的verilog RTL级源码，已通过仿真验证。文件主要包含发送、接受位处理，发送、接受字节帧处理，对学习串口通信的朋友很有帮助-uart serial transmission verilog RTL-level source code has been verified by simulation. File mainly contains the send, receive digital processing, sending, receiving bytes of fr
rzn725SDH
- 一个关于SDH中TU-12解帧的VHDL代码-On the SDH in a solution of TU-12 frame VHDL code for
E1
- 在国际标准组织开放式系统互联（OSI）参考模型下，以太网是第二层协议。10G以太网使用ＩＥＥＥ（电气与电子工程师学会）802.3以太网介质访问控制协议（ＭＡＣ）、ＩＥＥＥ 802.3以太网帧格式以及ＩＥＥＥ 802.3最小和最大帧尺寸。-In the International Standards Organization Open Systems Interconnect (OSI) reference model, Ethernet is the second-layer protocol.
image_download_demo(valid20091129)
- DE1上实现数码相框的verilog代码，以及实现方式-DE1 digital photo frame to achieve the verilog code, and Realization
PCM30_Frame_Sync
- 本程序实现了PCM30的帧同步和失步检测，采用verilog编程，包含了工程文件。-This procedure achieved PCM30 frame synchronization and detection step, using verilog programming, includes the project file.
E1
- 分析帧同步算法，提供帧同步的状态机实现图以及得到的正确仿真图形。-Analysis of frame synchronization algorithm, to provide frame synchronization state machine implementation plans and get the correct simulation graphics.
ep1c3_sd_vga_photo
- 使用EP1C3器件DIY 数码相框 之所以选择 DIY 数码相框，并不是期望可以做个多么像样的产品出来，毕竟消费类数码产品 的市场竞争是很激烈的，任何一个成熟产品的成本都会被剥削到最低。市场上的数码相框一 般是以带液晶驱动外设的 ARM 处理器为主实现上述的所有功能，而这个工程恰恰相反，所有 的功能也都会使用 FPGA 来完成。但是话说回来，FPGA 是硬件，虽然有很多硬件固有特性所 具备的优势，但是其设计灵活性方面还是和软件无法媲美的，所以这个工程项目最终实现的 数码相
frame
- 长帧同步时钟的产生功能模块，VHDL语言编写-Long frame sync clock generation function modules, VHDL language
frame detect
- 帧同步搜索电路，检查帧同步所在，VHDL程序-frame detect
Frame-synchronization
- FPGA 帧同步源代码 调试无错误 ALTERA 平台-Frame synchronization FPGA
Long-frame-synchronous-clock
- 这是长帧同步时钟产生的Verilog源程序，已经编译通过，可以直接使用-This is a long frame sync clock generated Verilog source code, has been compiled by, can be used directly
uart-frame
- 原来的uart9010程序发送接收端顺序翻了，更正了错误，完成了协议帧的处理，注意 rst要接复位，来初始化输入格式55 f1 41 01020304 ee验证码是ee 程序中可改。-The original uart9010 program to send the order turned the receiver, correct the error, complete the protocol frame processing, attention rst to take res
Frame-synchronizer-
- 原创，帧同步器的Verilog代码，在FPGA上验证实现过，无误。作为通信系统帧传输的仿真，有限状态机同步态和失步态的切换仿真。-Original Verilog code for frame synchronization, verify the implementation on the FPGA, and correct. Frame transmission as the communication system simulation, finite state machine sync
frame-synchronous-search-circuit
- 用verilog语言编写的帧同步搜索电路，输入数据data为8 bit并行数据流，基本结构为数据帧，帧长为10字节，帧同步字为H“FF”。clk为输入同步时钟。-Verilog language for frame synchronous search circuit, the input data is data for the 8-bit parallel data stream, the basic structure of the data frame, the frame lengt
Digital-Photo-Frame
- 基于EP1C3T144和sdram的数码相框-EP1C3T144 and sdram-based digital photo frame