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  1. counter10

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  2. 该程序实现的是10进制的计数器,具有置位复位的功能。-the program is the band of 10 counters, with the home-reset function.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:13298
    • 提供者:许嘉璐
  1. CK20-VHDL

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  2. 经典CK20时钟程序,实现了时钟的时,分,秒记数,并可以重调,置0-classic procedures CK20 clock and realized the clock, minute and second count, and can be re-emphasize that the Home 0
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3884
    • 提供者:林海
  1. ongame

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  2. 一个游戏 the hardware for the game includes a number of displays, each with a button and -- a light, that each represent a bin that can store marbles (beans). -- -- The display indicates the number of marbles in each bin at any given time. --
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:5154
    • 提供者:李清
  1. simple_clock_VHDL

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  2. (1)具有时、分、秒计数显示功能,小时为24进制,分钟和秒为60进制。 (2)可以根据需要设置复位、清零、置位等功能。 -(1) with time, minutes and seconds count display, 229 hours for 24, 50 minutes and 60 seconds for the 229. (2) can be reset according to the need, resetting, home spaces, and other fu
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:8807
    • 提供者:鲁京
  1. 数据结构c描述习题集答案

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  2. 减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能,可以进行自增和自减计数,其计数周期为2^N(N为二进制位数)。 二、设计原理 输入/输出说明: d:异步置数数据输入; q:当前计数器数据输出; clock:时钟脉冲; count_en:计数器计数使能控制(1:计数/0:停止计数); updown:计数器进行自加/自减运算控制(1:自加/0:自减); load_d-a counter a reduction, design requirem
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:112206
    • 提供者:tutu
  1. LPT.rar

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  2. 实现开漏输出的并口,支持3.3V或5V,支持FPGA 的PS 配置功能。8位配置数据 自动移位输出,输入时钟24MHz,产生1MHz配置时钟。8位CPU数据总线接口, 11位地址总线。支持IO 的置位清除功能。,The realization of open-drain output of the parallel port, support 3.3V or 5V, support for FPGA configuration of the PS function. 8-bit config
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:2576
    • 提供者:tianrongcai
  1. Design-of-taxi-meter-Based-on-FPGA

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  2. 本文分析了当前国内外出租车计费系统的基本组成和工作原理及主要的两种设计方式:基于单片机的设计方式和基于FPGA的设计方式;并对这两种实现方式的优点和缺点进行分析,比较后确定本系统的方案:基于FPGA的出租车计费系统的设计。-This paper analyzes the current taxi charging system at home and abroad, working principle and basic components of two major design approa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:348151
    • 提供者:陈一
  1. lock

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  2. 功能: 1、 密码输入:每按下一个键,要求在数码管上显示,并依次左移; 2、密码清除:清除密码输入,并将输入置为”0000”; 3、密码修改:将当前输入设为新的密码; 4、上锁和开锁。-Features: 1, enter the password: press a key for each request in the digital tube display, and turn left 2, password clear: to remove the password i
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:155297
    • 提供者:谢柳
  1. guard_against_theft

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  2. 利用XC9572-PQ44(Xilinx CPLD)制作的一款家用防盗报警器的Verilog源代码及原理图,当房门打开后,15秒内若没有按下Key1,则会自动拨打设定手机号(当然,要另连接一台手机)-Using XC9572-PQ44 (Xilinx CPLD) produced by a home burglar alarm of the Verilog source code and the schematic diagram, when the door opened, within 15
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:918975
    • 提供者:李德明
  1. sanxiangxinhaoyuan

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  2. 基于vhdl的三相信号源,可任意置频率和相位,还有调频输出模式,可以输出调频波-Vhdl-based three-phase signal source can be arbitrary frequency and phase of home, as well as frequency modulation output mode, you can output FM wave
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:1084710
    • 提供者:rd
  1. edacounter

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  2. 用VHDL语言编写的计数器,在板子上运行成功,可以循环计数,加减计数,先置数后计数等-Counter with the VHDL language, in the board to run successfully, you can cycle counting, addition and subtraction counting, numbers, counting the first home
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1068847
    • 提供者:fana
  1. prob2

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  2. SSTL home work program for fun-SSTL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:941
    • 提供者:gao
  1. codelock

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  2. 设计一个简单的数字电子密码锁,密码为4 位。 功能:1、 密码输入:每按下一个键,要求在数码管上显示,并依次左移; 2、 密码清除:清除密码输入,并将输入置为”0000”; 3、 密码修改:将当前输入设为新的密码; 4、 上锁和开锁。 -Design a simple digital electronic locks, password 4. Function: 1, the password input: Each press of a button, requiring
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:514099
    • 提供者:hualiayue
  1. tdoa123

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  2. Position location services will not only provide new customer options and products for wireless carriers, but will also provide features that could di erentiate services in di erent markets (i.e., di erentiation between PCS, cellular, and special
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:829759
    • 提供者:vijay
  1. homebook

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  2. 家庭生活实用技巧全书家庭生活实用技巧全书-home book
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-13
    • 文件大小:56344576
    • 提供者:netggmm
  1. homesecurity

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  2. roject implements a smart algorithm in order to power a house with a photovoltaic, batteries or the power grid. For this project, we worked closely with a research team whose goal is to power a home with minimal power from the power grid. In order to
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:3927
    • 提供者:vamsi
  1. TD1_11

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  2. add soubstraction td 1 VHD L SCHOOL HOME WORK EASY NOT DIFFICULT ZIP RAR GZ-add soubstraction td 1 VHD VHDL SCHOOL HOME WORK EASY NOT DIFFICULT ZIP RAR GZ
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:696
    • 提供者:domino
  1. hill

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  2. 本文介绍基于NiosII系统的家庭健康专家的设计。该设备定位于医疗保健领域内的家用电子产品,为家庭各个成员提供健康测量、健康教育、科学锻炼与数据综合等功能。设备采用了uC/OSII实时操作系统,可灵活的自定义外设,实现了大容量的数据存储,友好的用户界面和可靠的系统控制。-This article describes the design based on NiosII system of family health experts. The positioning of the device i
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1962892
    • 提供者:
  1. FPGA_website

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  2. FPGA开发相关的国内外经典网站,有许多值得参考的设计和开源的IP核-FPGA development at home and abroad classic website, there is much reference design and open source IP core
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:18929
    • 提供者:诗律
  1. Q_GDW_MS

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  2. 实现了国家电网智能家居通信协议标准的智能开关的功能-To achieve the national grid smart home communication protocol standard intelligent switch function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-11
    • 文件大小:479754
    • 提供者:庞然
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