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搜索资源列表

  1. baskterballconter

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  2. 这是一个关于篮球24秒计数的Verilog程序,程序中包含了开始,暂停,复位键。-This is a matter of 24 seconds count basketball Verilog procedures, the procedures included in the start, pause, reset button.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1.38kb
    • 提供者:李继伟
  1. DXPintegrated-library

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  2. dxp 集成库 本指南知道如何在DXP中使用,创建和修改集成库。 集成库将原理图及与他们相联系的PCB封装和(或)SPICE模型或信号完整性分析模型全部编译到一个不可编译的包中。所有的模型信息都从模型库或文件拷贝到集成库里,所以无论原始源库在什么地方,所有的元件信息被存储在一起。这样做集成库真正可以随意移动。 -dxp integrated library DXP this guide to know how to use, create and modify an integrat
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.36mb
    • 提供者:shl
  1. eeprom8

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  2. iic协议的代码啦,有需要的就下载,不足之处望多多批评-iic protocol code matter, there is need to download a lot of criticism of the inadequacies of hope
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-08
    • 文件大小:1.39kb
    • 提供者:叶枫
  1. lab2parte1

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  2. We want to show the values ​ set through the switches SW8-1 on the 7-segment display and HEX0 Hex1. Values ​ ​ are denoted SW4 and SW8-5-one, shown in Hex1 and diplays HEX0, respectively. Your circuit must be able to show the digits 0
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.19kb
    • 提供者:Lais
  1. ug835-vivado-tcl-commands

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  2. Vivado是Xilinx最新的FPGA设计工具,支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比,Vivado可以说是全新设计的。无论从界面、设置、算法,还是从对使用者思路的要求,都是全新的。看在Vivado上,Tcl已经成为唯一支持的脚本,此文件是vivado是tcl命令的集合。(Vivado is Xilinx's latest FPGA design tool that supports development of FPGAs and Zynq 7000s
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-20
    • 文件大小:6.85mb
    • 提供者:独白惠茹
  1. RedPitayaPID-master

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  2. 多路的PID控制器,实现的硬件是Red Pitaya(Multi-Channel PID Controller Implemented on the Red Pitaya Created as part of a summer research project for the Ultracold Quantum Matter group, Department of Atomic & Laser Physics, University of Oxford.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-28
    • 文件大小:6.07mb
    • 提供者:余平
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