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  1. VHDLBOOK

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  2. 第1章 数字系统硬件设计概述 第2章 VHDL语言程序的基本结构 第3章 VHDL语言的数据类型及运算操作符 第4章 VHDL语言构造体的描述方式 第5章 VHDL语言的主要描述语句 第6章 状态机的设计-Chapter 1 digital system hardware design outlined in Chapter 2 VHDL the basic structure Chapter 3 VHDL data types and operations operator
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:142.01kb
    • 提供者:孙文
  1. 引爆器

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  2. 数字密码引爆器的输入描述:1、 在开始输入密码以前的等待状态,首先要按READY键,表示目前准备就绪,可以输入数字密码;2、 当引爆事件发生后,应该回到等待状态,设置WAIT_T键;3、 如果输入密码不正确,此时要操作READY和WAIT_T是不起作用的,必须由设计人员重新设置到等待状态,设置SETUP键,SETUP为内部按键,操作人员应该不能接触;4、 确定密码输入后,要设计一个点火按键FIRE;-digit passwords detonated's input Descr ipti
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:24.29kb
    • 提供者:刘卫
  1. Sobel.rar

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  2. 这是一个用VHDL实现SOBEL算子进行图像边缘算法的实现,This is a realization by VHDL Sobel edge operator algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:321.15kb
    • 提供者:citydremer
  1. sobel

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  2. Verilog代码实现Sobel算子,包括整个工程,仿真也有。。仿真表明该程序能实现Sobel 算子硬件实现-Verilog,Sobel Operator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-06-16
    • 文件大小:4.78mb
    • 提供者:蔡浩聪
  1. BEIHANGVerilogjiaocheng

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  2. 北航Verilog教程. Verilog HDL基本结构 数据类型及常量、变量 运算符及表达式 语句 赋值语句和块语句 条件语句 ... -BUAA Verilog Tutorial. Verilog HDL data types and the basic structure of constants, variables and expression operator assignment statements and conditional stat
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.24mb
    • 提供者:黄虎
  1. shifter

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  2. 移位运算器SHIFTER 使用Verilog HDL 语言编写,其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路,在J钟信号到来时状态产生变化, CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态,具有数据装入、数据保持、循环右移、带进位循环右移,循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入,通过键5 产生高低电平M 控制工作模式, M=l 时带进位循环移位,由键8 控制CO 为允许带进位移位输入,由键7 控制:S 控制移位模式0-3 ,由键6 控制
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:126.25kb
    • 提供者:623902748
  1. cordic

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  2. vhdl语言编写的cordic算法,实现了cordic的流水线运算。-cordic language vhdl algorithm cordic the pipeline operator.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:813byte
    • 提供者:lmy
  1. chap7

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  2. 几十个经典程序,结构描述的4 位级连全加器,1 位全加器,用条件运算符描述的4 选1 MUX-Dozens of classic procedure, the structure described in the four-level with full-adder, a full-adder, using the conditional operator described in the four selected 1 MUX, etc.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.66kb
    • 提供者:chencong
  1. LCD_KEY

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  2. Verilog代码,由4*4扫描式键盘输入数字或运算符号,数码管上显示数字、同时LCD上显示数字或字符。-Verilog code scanning from 4* 4 keyboard input number or operator symbol, displayed on the digital numbers displayed on the LCD while numbers or characters.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:17.49kb
    • 提供者:刘涛
  1. EDGELAP

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  2. Based on this one-dimensional analysis, the theory can be carried over to two-dimensions as long as there is an accurate approximation to calculate the derivative of a two-dimensional image. The Sobel operator performs a 2-D spatial gradient measurem
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:2.02kb
    • 提供者:siva
  1. sobel_verilog

    0下载:
  2. Based on this one-dimensional analysis, the theory can be carried over to two-dimensions as long as there is an accurate approximation to calculate the derivative of a two-dimensional image. The Sobel operator performs a 2-D spatial gradient measurem
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:580byte
    • 提供者:siva
  1. Verilog

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  2. 在Verilog中有两种类型的赋值语句:连续赋值和过程赋值。赋值表达式由三个部分组成:左值、赋值运算符(=或<=)和右值。右值可以是任何类型的数据,包括net型和register型;但对连续赋值,左值必须是net类型的数据;而过程赋值,左值必须是register类型的数据。下面将作详细描述-There are two types in the Verilog assignment statement: continuous assignment and process assignment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:4.91kb
    • 提供者:林林
  1. 8CPU

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  2. 指令寄存器:在触发时钟的正沿触发下,寄存器将数据总线送来的指令存入寄存器; 累加器用于存放当前的结果,它也是双目运算的一个数据来源; 算术逻辑运算单元根据输入的8种不同操作码实现相应的加、与、异或、或等8种基本操作运算; 状态控制器实际上就是一个状态机,它是CPU的控制核心,用于产生一系列的控制信号,启动或停止某些部件。CPU何时进行读指令、读写I/O端口、对ROM数据的读取等操作,都是由状态机来控制的; -Instruction Register: The trigger is
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:24.4kb
    • 提供者:王金
  1. summator

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  2. 加法器是产生数的和的装置。常用作计算机算术逻辑部件,执行逻辑操作、移位与指令调用。在电子学中,加法器是一种数位电路,其可进行数字的加法计算。在现代的电脑中,加法器存在于算术逻辑单元之中。 加法器可以用来表示各种数值,如:BCD、加三码,主要的加法器是以二进制作运算。加法器可以用组合逻辑电路实现也可以用VHDL语言实现。-Adder is generated and the number of devices. Arithmetic logic unit is used as a computer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:26.49kb
    • 提供者:王伟
  1. verilog_calculator

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  2. 一个Verilog写的简易计算器。能进行二进制加减乘除运算,操作数通过按键输入并用数码管显示。当按下运算符号键后,计算器进行两个数的运算,数码管将结果显示出来。-A simple calculator written in Verilog. Binary addition and subtraction to multiplication and division, operating a few keystrokes and use digital display. When the pres
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:223.17kb
    • 提供者:张立
  1. PS2_KB11

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  2. 键盘计算器,可实现加减乘数运算 基于fpga nios2-Keyboard, calculator, addition and subtraction can be realized based on fpga nios2 multiplier operator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-22
    • 文件大小:6.54mb
    • 提供者:立场
  1. modelsim_testverilog

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  2. 本代码提供了一个简单明了的利用quartus ii 9.0调用altera-modelsim的小程序,读者可以方便的利用代码来熟悉该调用操作,在极短时间内熟悉连个软件的应用。-This code provides a simple call to use quartus ii 9.0 altera-modelsim small program, readers can easily use the code to become familiar with the call operator, i
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:44.59kb
    • 提供者:张扬
  1. nand2_1

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  2. 在Quartus II中用VHDL语言编写的用运算符实现的“与非”门电路程序-In Quartus II using VHDL language with the operator to achieve, " and not" gate process
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:146.03kb
    • 提供者:林燕
  1. System_Demons

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  2. 0.最简单的SystemC程序:hello, world. 1.用SystemC实现D触发器的例子,同时也演示了如何生成VCD波形文件。 2.用SystemC实现同步FIFO的例子。这个FIFO是从同文件夹的fifo.v(verilog代码)翻译过来的。 3.如何在SystemC中实现延时(类似verilog中的#time)的例子。 4.SystemC文档《User Guide》中的例子。注意和文挡中稍有不同的是修改了packet.h文件,重载了=和<<操作符。这其实
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:520.39kb
    • 提供者:sdd
  1. ALU

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  2. 这是一个quartus语言编写的运算器,可以通过简易的四则运算。-This is the of quartus language of operator, by the simple four computing.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:889byte
    • 提供者:baotieyun
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