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mms
- （1）三位数的电子密码锁，通过输入的数字控制密码锁的开关 （2）开锁期间用户可自行设置密码 （3）输入密码正确开锁 -(1) The three-digit electronic code lock, through the input of the digital control lock switch (2) unlock their own during the user to set a password (3), enter the unlock password is c
pinlvji
- 用4位十进制计数器对用户输入时钟信号进行计数，计数间隔为1秒钟。计数满1秒钟后将计数值（即频率值）所存到4位寄存器中显示，并将计数器清0，在进行下一次计数。 频率计由三种模块组成：testctl为控制模块，由1Hz其准产生rst_cnt,load,cnt_en信号；cnt10为带清0及计数允许的十进制计数器；reg4b为四位寄存器。 -With four decimal counter input clock signal to the user to count, count one
20081129464173846
- 介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog testbench • 激励和控制和描述 • 结果的产生及验证 – 任务task及函数function – 用户定义的基本单元(primitive) – 可综合的Verilog描述风格-Introduced the Verilog HDL, in
washer
- 根据全自动洗衣机的控制原理设计一个控制电路，使之能够控制洗衣机全自动完成浸泡、洗涤、漂洗、脱水（甩干）等整个工作过程；或者由用户选择，洗衣机单独执行“浸泡”、“洗涤”、“漂洗”、“脱水”中的某个洗衣程序。-Automatic washing machine control principle according to design a control circuit, to enable automatic control of washing machines to complete soak
PL_auto1
- 自动售饮料控制器 (1) 该系统能完成货物信息存储、进程控制、硬币纸币处理、余额计算和显示等功能； (2) 该系统可以销售20种货物，每种的数量和单价在初始化时输入，在存储器中存储。用户可以用1元和5角的硬币以及20元、10元、5元、1元纸币进行购物，按键进行选择。 (3) 系统根据用户输入的货币，判断钱币是否够，钱币足够则根据顾客的要求自动售货，钱币不够则给出提示并退出。 (4) 系统自动计算出应找钱币余额和库存数量并显示。 -Beverage vending contro
verilog_tutorial
- Chapter 1 Introduction Chapter 2 History of Verilog Chapter 3 Design and Tool Flow Chapter 4 My First Program in Verilog Chapter 5 Verilog HDL Syntax and Semantics Chapter 6 Gate Level Modeling Chapter 7 User Defined Primitives Chapter
TDvedynausermanual
- ve-DYNA® 为用户提供了车辆动力学、车辆非线性行为的可配置仿真模型。用户根据自己的工程问题选择合适的车型（轿车，货车，拖车）和适当的版本（低级，标准，高级）就能实现不同的应用。用户基于模型就能开发自己的控制算法或者部件，然后通过离线仿真和硬件在回路仿真来进行检验和验证。只需要进行鼠标键盘的操作，就可以对种种的动力学问题进行分析，比如悬架动力学，车辆动力性或操纵稳定性。这样 就 能够减少昂贵而且费时甚至是危险的实车试验。可以在无人监控的情况下完成整个的测试、优化和系统验证 。本文为v
miniuart2
- 用ＶＨＤＬ在CPLD/FPGA上实现与PC机的RS232通信-This UART (Universal Asynchronous Receiver Transmitter) is designed to make an interface between a RS232 line and a wishbone bus, or a microcontroller, or an IP core. It works fine connected to the serial port of a
sp601_MIG_rdf0005_12.2
- spartan—6fpga 用mig生成ddr2接口的ip核，用户可以直接调用此ip控制ddr2-spartan-6fpga generated by mig ddr2 interface ip core, the user can call this ip control ddr2
VHDL
- 介绍Verilog HDL, 内容包括：Verilog应用，Verilog语言的构成元素，结构级描述及仿真 ，行为级描述及仿真，延时的特点及说明 介绍Verilog testbench，激励和控制和描述 结果的产生及验证，任务task及函数function 用户定义的基本单元(primitive)，可综合的Verilog描述风格等-Introduction Verilog HDL, including: Verilog applications, Verilog language
seg71
- ７段数码管测试实验１：以动态扫描方式在８位数码管“同时”显示０--7 实验的目的是向用户介绍多个数码管动态显示的方法。 动态显示的方法是，按一定的频率轮流向各个数码管的COM端送出低电平，同时送出对应的数据给各段。-7-segment test experiment 1: 8-bit dynamic digital scanning mode in the pipe " while" display 0- 7 experiment is introduced to th
seg71
- ７段数码管测试实验１：以动态扫描方式在８位数码管“同时”显示０--7 实验的目的是向用户介绍多个数码管动态显示的方法。 动态显示的方法是，按一定的频率轮流向各个数码管的COM端送出低电平，同时送出对应的数据给各段。-7-segment test experiment 1: 8-bit dynamic digital scanning mode in the pipe " while" display 0- 7 experiment is introduced to th
key1
- 矩阵键盘实验1：向用户介绍矩阵键盘扫描实现的方法，没有考虑去抖和判断键弹起的问题；把相应的键值显示在数码管上-Matrix Keyboard Lab 1: Introduction to the user to achieve the keyboard scan matrix approach, not considered to shake and bounce to determine key issues the corresponding keys on the display in
HCRB
- 设计要求：设计一个自动售货机控制系统。该系统能完成对货物信息的存储、进程控制、硬币处理、余额计算、显示灯功能。可以管理4种货物，每种货物的数量和单价在初始化时输入，在存储器中存储。用户可以用硬币进行购物，按键进行货物选择；售货时能根据用户输入的货币，判断钱币是否足够，钱币足够则根据顾客要求自动售货，钱币不足则给出提示并推出；能够自动计算出应找钱币余额、库存数量并显示。-Design requirements: design of a vending machine. The system can
display
- 摘要本实验室的理解和实现一个简单的由内而外的光栅视频显示。由于填写此实验室,你就应该欣赏一下一个光栅视频显示工作。你的设计将显示一个50x40网格上的文字8x8标准光栅显示和接受输入改变用户控制下面显示的人物。-The objective of this lab is to understand and implement a simple character-based raster video display. As a result of completing this lab, you
coded-lock
- 设计的是一个保险柜的数字锁控制电路。首先最主要的问题是安全，也就是开锁的密码被破译的可能性要尽可能小；其次是操作方便，开锁的程序不过于复杂。此外还有一些特殊要求，例如可预置和更改密码，多次输入错误密码应启动报警系统，使用者在拨错号码时可将原拨号码清除重拨，段码显示等。-Design is a digital safe lock control circuit. First, the main problem is security, that is unlocking the password
logic_analysis
- 逻辑分析仪是一种类似于示波器的波形测试设备，它可以监测硬件电路工作时的逻辑电 平（高或低），存储后用图形的方式直观地表达出来，主要是方便用户在数字电路的调试中 观察输出的逻辑电平值。逻辑分析仪是电路开发中不可缺少的设备，通过它，可以迅速地定 位错误，解决问题，达到事半功倍的效果。如图 6.1 所示，一个逻辑分析的基本功能架构主 要包括数据采样、触发控制、数据存储和现实控制四大部分。 -Logic analyzer is an oscilloscope waveform simil
Lattice_FPGA
- 该使用指南适用于初次使用ispLEVER 软件或者不常使用该软件的工程设计人员，它可以帮助你去了解 不同的处理过程，使用各种工具，以及熟悉ispLEVER 产生的各种报告。在进行下一步时，可以准备一 个设计，以此去了解设计的仿真，功耗的计算，静态时序分析，以及以时序驱动的布局和布线，检查由 软件输出的报告等。以此设计为例，你可以练习约束设计的输入，输出信号以及这些信号管脚的分配去 满足系统要求。也可以修改约束条件，达到最佳地利用LatticeEC 的结构和资源，同时实现高性能。该
DDS-program
- DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分（如Q2220）。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据 dds 频率控制码在每个时钟周期内进行相位累加，得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。-The chips mainly includes DDS frequen
ARM-FPGA-motion-control
- 介绍了一种基于 和 的嵌人式机器人运动控 制器的可重构设计方法 , 给出了控制器的结构设计、 功能设计和硬件设计 , 提出了由 微控制器通过 配置 的方法 , 以 及介绍了嵌人式操作系统 拜 一 在控制器中的应用 充分利用 微处理器高速运算能力和 的快速配置能力 , 大大减少 了 系统的外围接口器件 , 有效地降低了成本 , 提高了系统的集成度和灵活性 , 便于用户实现较为复杂的算法 实验表明 , 控制器性能可靠-Based reconfigura