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搜索资源列表

  1. jpeg.tar

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  2. JPEG is used for visual telephone and digital camera.-JPEG is used for visual digit telephone and al camera.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3.26mb
    • 提供者:彭强
  1. ps2mouse_verilog

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  2. 本实验利用PS/2接口实现了与鼠标通信,并将鼠标的按键信息通过D6,D7,D8,D9 来直观的放映,其中D6,D7代表鼠标右键的状态,当鼠标右键没有按下时,D6,D7两 个灯都不亮,当鼠标右键有按下时,D6,D7两个灯同时点亮。与此相同,D8,D9则代 表鼠标左键的状态。而鼠标的移动状态,我们是通过七段数码管来表示,低两位的数 码管表示X轴的移动点数,高两位的数码表示Y轴的移动点数。-the experimental use of PS / 2 interface wit
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:11.87kb
    • 提供者:dragon
  1. opencore

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  2. 基于FPGA的视觉采集系统的实现,verilog源码-FPGA-based visual collection system, verilog source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.07mb
    • 提供者:www
  1. SimpleBehavioralSRAMModel

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  2. HC164用来驱动数码管以及LED指示灯,动态扫描数码管的是利用视觉暂留的特性进行显 示景物引起人的视觉印象,在景物消失后还能在视网膜上保持0。1秒的时间叫做视觉暂 留。可以将数据刷新速率可以为10Hz(0.1s),同时我们需要对四位数据进行扫描,因此 数据刷新速率最低应该为10Hz×4。最高可以为50MHz(HC164可以工作在50-175MHz)。 根据实际情况我们可以定为 762.939453125 = 50MHz因此接口处led,seg_value,dot数据的变化速率最
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:4.2kb
    • 提供者:食肉鸟
  1. dds_test

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  2. 使用图形编辑法(block模式)编写的全套DDS部分,应用于FPGA,开发环境为QuartusII。形象直观,用户可以直接生成代码另行应用-The use of graphic editing method (block mode) part of the preparation of the full range of DDS used in FPGA, the development environment QuartusII. Visual image, the user can be d
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.94mb
    • 提供者:wanghaosen
  1. 4

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  2. Visual Basic 编写的,为程序增加扫描功能-Written in Visual Basic, in order to increase the scanning process
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.13kb
    • 提供者:lang ge
  1. SystemC_for_SOC

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  2. 为了辅助大家学习《SystemC片上系统设计》一书,方便大家阅读、理解、实践SystemC。大部分代码在Microsoft Visual Studio 6.0上编译通过,另有一些代码无法在个人电脑上使用,可以在工作站的Sun Solaris上编译通过。建议大家带着批评而不是崇拜的眼光来学习这些代码。 SystemC Core Language library 201是SystemC核心语言库,可以在个人电脑上运行。 SystemC MasterSlave Library201是Sys
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.34mb
    • 提供者:
  1. PMACbeginerChinese

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  2. PMAC的用法,在visual c++的环境下进行开发的使用说明。-PMAC usage, in the visual c++ development environment for instructions.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:829.65kb
    • 提供者:ren
  1. bch-code

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  2. this a bch code wich is in visual c-this is a bch code wich is in visual c++
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-03-28
    • 文件大小:914kb
    • 提供者:rakhi
  1. cekonmg

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  2. 这些文档讲述了四旋翼通过视觉自主旋挺的设计,有和高的学术价值-These documents describe the four-rotor rotary quite independently by the visual design, with high academic value and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-25
    • 文件大小:8.07mb
    • 提供者:gaofei
  1. USB2I2C

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  2. Visual basic USB I2C demo program using DLL and I2C adapter then PC as I2C master Easy test-Visual basic USB I2C demo program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:147.83kb
    • 提供者:rich
  1. PROGRAM-SIMULASI-PENGONTROLAN-LAMPU-LALU-LINTAS.z

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  2. This a SIMULATION PROGRAM TRAFFIC CONTROL LIGHTS using visual basic-This is a SIMULATION PROGRAM TRAFFIC CONTROL LIGHTS using visual basic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:39.71kb
    • 提供者:herman
  1. design_5

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  2. 将48M时钟信号分频为1Khz信号,并由dig(2:0)输出。因为实验板的七段译码显示器均公用同一数据线,所以必须提供一个较快的扫描信号(由于人的视觉停留,这个扫描信号必须要大于20hz,系统设计中用的是1Khz)通过扫描将选手号和抢答倒计时和答题倒计时显示分时显示在不同的七段译码显示器上,此系统中用dig(2:0)三位通过3_8译码器分时选3个七段译码显示器。-48M clock signal divider 1Khz signal by the output of the dig (2:0)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:54.85kb
    • 提供者:张永满
  1. FPGA

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  2. 基于FPGA的视觉电生理图像刺激系统的设计-Based on the design of FPGA visual electrophysiology image stimulation system
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-02
    • 文件大小:996.5kb
    • 提供者:浅浅
  1. zsjk

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  2. 可以根据不同的注水要求,灵活预置不同的注水时间,实时监控和动态直观显示当前的注水时间信息,当注水完成时,提供远程报警功能。-According to different water requirements, flexibility preset different injection time, real-time monitoring and dynamic visual display of the current injection time information, when the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:916byte
    • 提供者:reder
  1. C430

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  2. 芯视清C4-30开发板的自检启动代码,里面有Audio_wm,DDR,LCD,PS2,VGA,等多个端口的自检程序-Core visual C4-30 development board self start code, which has Audio_wm, DDR, LCD, PS2, VGA, and many other self inspection procedures
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-17
    • 文件大小:569kb
    • 提供者: 程竹
  1. fdiv_test_isim_beh

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  2. VHDL主要用于描述数字系统的结构、行为、功能和接口。除了许多具有硬件特性的句子外,VHDL语言形式、描述风格和语法与一般计算机高级语言非常相似。VHDL的程序结构是一个工程设计,或设计实体(可以是一个组件,一个电路模块或一个系统)被划分为外部(或可见部分,和端口)和内部(或不可视)-VHDL is used primarily to describe the structure, behavior, function, and interface of digital systems. In
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:383.82kb
    • 提供者:小陈
  1. VHDL代码

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  2. 实现简单的电子拔河比赛,即两按键模拟,计数器计数,比较器进行比较,最后通过LED灯进行直观显示(To achieve a simple tug of war competition, that is, two button analog, counter count, comparator comparison, and finally through the LED lamp for visual display)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-21
    • 文件大小:1kb
    • 提供者:很看好
  1. 交通灯

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  2. 简易交通灯基于单片机c51程序,运用visual c++ uvision,以及isis pro(this is a simple-traffic-light)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:17kb
    • 提供者:xiuping
  1. vc2015_x64_14.0.24215

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  2. windows 7 安装VIVADO 需要(Microsoft Visual C++ 2015 Redistributable(x64) - 14.0.24215)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:12.93mb
    • 提供者:不名存在
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