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搜索资源列表

  1. whole

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  2. ov7620的CPLD采集程序,VHDL语言-ov7620 CPLD acquisition procedures, VHDL
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.55kb
    • 提供者:韦新峰
  1. CePQ

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  2. 测频器,用VHDL语言编写。新手学习作品,还有好多不完善的地方,全当交流,也希望能下载本站原码学习。-frequency measurement device using VHDL language. Rookie learning works, there are a lot of imperfections, when the whole exchange, and hope they can download the original code study site.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:416.86kb
    • 提供者:屈峥
  1. quanjiaqi

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  2. 全加器的详细设计思路和用VHDL语言编写的详细源代码-increase for the whole of the detailed design ideas and the use of VHDL for preparing a detailed source code
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:214.42kb
    • 提供者:王为
  1. pluse_delay

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  2. 利用VHDL语言实现单稳触发电路,稳态时间为系统时钟的整数倍。-using VHDL-trigger circuit stability, steady time for the whole system clock several times.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:87.17kb
    • 提供者:david
  1. PCI_target

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  2. VHDL编写的PCI代码,PCI2.2兼容,Xillinx Virtex与Spantan II 优化,33M主频,32位宽度,全目标功能等.-prepared by the PCI VHDL code, PCI2.2 compatible Xillinx Virtex II and Spantan optimized route speed, 32-bit width, the whole objective functions.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:825.68kb
    • 提供者:citybus
  1. FPGAdesignstudy

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  2. 介绍了FPGA设计全流程 和一些简单的例子-introduced FPGA design the whole process and some simple examples
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:213.15kb
    • 提供者:谭建军
  1. Verilog-HDL

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  2. 本CD-ROM包括《Verilog-HDL实践与应用系统设计》一书中的全部例子,这些例子全部通过了验证。第七章以后的设计实例,不仅有Verilog-HDL的例子,也附了包括VB、VC++等源程序,甚至将DLL的生成方法也详尽地作了说明。 -the CD-ROM include "Verilog-HDL Practice and Application System Design," a book the whole Examples of these examples w
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:766.16kb
    • 提供者:东子
  1. arith_lib_standard

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  2. 这是很全的标准库啊,不是1164.vhd,都是一些加,乘,除,平方等操作的包来的.-This is the standard for the whole ah, not 1164.vhd are some increases, multiplication, addition, operational square packages to come.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:80.35kb
    • 提供者:喻袁洲
  1. DesignOfRGY_jiaotongteng

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  2. 1.初始状态为4个方向的红灯全亮,时间1秒。 2.东、西方向绿灯亮,南、北方向红灯亮。东、西方向通车,时间30秒。 3.东、西方向黄灯闪烁,南、北方向红灯亮。时间2秒。 4.东、西方向红灯亮,南、北方向绿灯亮。南、北方向通车,时间15秒。 5.东、西方向红灯亮,南、北方向黄灯闪烁。时间2秒。 6.返回2,继续运行。 -1. Initial state for four whole direction of the red lights lit up, a se
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:559.69kb
    • 提供者:David
  1. MyClockTest

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  2. 这是我电子线路测试的作业,在FPGA板上实现数字钟,(Max2环境)采用VHDL语言编写,非常适合初学者。具备24小时计时,校时,低高音整点报时,定时和多重功能选择的功能。-This is my test of electronic circuits operating at the FPGA board digital clock (Max2 Environment) using VHDL language, very suitable for beginners. 24-hour time,
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:495.38kb
    • 提供者:blacksun
  1. duogongnengdianzizhong

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  2. 具有整点报时功能,整点时响铃5s。具有控制启动和关闭功能。 具有调整起床铃,熄灯铃时间的功能。 具有调整打铃时间长短和间歇时间长短的功能。 -with whole point timekeeping function, the whole point ringing 5s. Have control startup and shutdown functions. Get up with adjustments bell, lights-out bell time function.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:919.4kb
    • 提供者:吴声炬
  1. FPGAdigitaltimer

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  2. 本设计要实现一个具有预置数的数字钟的设计,具体要求如下: 1. 正确显示年、月、日 2. 正确显示时、分、秒 3. 具有校时,整点报时和秒表功能 4. 进行系统模拟仿真和下载编程实验,验证系统的正确性 -designed to achieve this with a number of preset clock design, and specific requirements are as follows : 1. Display correctly, , 2. d
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:490.91kb
    • 提供者:wangpeng
  1. szzsj

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  2. 本文设计的数字钟具有以下特点: 1、具有时、分、秒计数显示功能,以二十四小时循环计时。 2、具有清零,调节小时,分钟的功能。 3、具有整点报时同时LED灯花样显示的功能。 -This paper describes the design of digital clock with the following characteristics : 1, with time, minutes and seconds count display function, to the 24-h
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:12.34kb
    • 提供者:cheng
  1. vga_hex_disp.rar

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  2. 该项目可在VGA显示器上显示RAM或ROM中的十六进制数据,使用VerilogHDL语言编写,在QuartusII开发环境下验证。,The Project displays the content of memory cells in the form of hexadecimal numbers. It uses RAM and ROM memory modules available through special functions. This is why before compilin
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:17.98kb
    • 提供者:submars
  1. shuzi.rar

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  2. 数字电子钟设计,整点报时,时分秒分模块设计,另附实验报告和实验结果,内容详细不容错过,The design of digital electronic clock, the whole point of time when minutes and seconds sub-module design, an additional test reports and laboratory test results, the details not to be missed
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.25mb
    • 提供者:洪栋
  1. AteralIP.rar

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  2. Altera IP核8B10B编码器的完整设计流程包括Altera IP的定制、仿真和实现的全过程,Altera IP core of the integrity of the 8B10B encoder design process, including the Altera IP customization, simulation and realization of the whole process of
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-30
    • 文件大小:385.54kb
    • 提供者:崔慧娟
  1. radio.rar

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  2. 本程序演示 :以非利普TEA5767 为核心的,高中频处理,以及立体声解调,高频锁相环为一体的收音程序, 1 支持手动输入频率 频率范围:87。5MHZ - 108。5MHZ 2 自动搜索电台(本程序已经写好,但效果不太理想,有假台) 3 支持电台编号功能(存储电台频率到24C02) 4 支持频率微调 5 支持电台选择 ,This procedure demo: TEA5767 non-Lipkin at the core, high-frequency processin
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:654.11kb
    • 提供者:涂龙
  1. LCD.rar

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  2. 有限状态机的设计——LCD显示控制实验,用VHDL编写程序,整片报告,Finite state machine design- LCD display control experiments, using VHDL programming, the whole report
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:144.33kb
    • 提供者:alan
  1. led

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  2. 基于fpga的流水灯仿真以及代码。 包含了整个过程。本人刚刚做过程序在quarter2下仿真成功! -The water-based light simulation and fpga code. Includes the whole process. I just did the program under emulation in quarter2 success!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:172.37kb
    • 提供者:蒋翔
  1. The-whole-point-of-time

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  2. 整点报时with流水灯可调时分可调显示星期-The whole point of time with water lights around adjustable adjustable shows a week
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:2.14kb
    • 提供者:蔡宇佳
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