数字锁相环 dpll的 编译通过,使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法-Digital phase-locked loop dpll compiler through the use of verilog HDL language on the phase-locked loop FPGA-based digital system design, as well as its performance analysis

采用Verilog设计的几种常用加法器。(several adder designed by Verilog)

Sytem Verilog 语言的设计事项(SystemVerilog user Guide)

本设计提供RS（255，247）码的编码和解码的Verilog源代码。 已验证0~4个错误的编码与解码功能。