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clk_div3
- vhdl语言写的基数分频器，多平台，通过MODESIM仿真-vhdl language to write the base dividers, multi-platform, through simulation MODESIM
jicifenpinqi
- 别人编写的奇次分频器，用VHDL写的，我已经在QUARTUS上验证过了-others prepared by the odd dividers, VHDL write, I have QUARTUS tested the
VHDL语言100例(普通下载)
- VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19
divider
- 几个有用的分频器电路的VHDL实现。有需要的进来-The divider using VHDL code. if you want, please come in. welcome to give some suggestion. Thank you.
sanfenpin
- verilog 三分频 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。-verilog-third of the frequency divider is a FPGA design, very high frequency of use, one of the basic design, although most of the designs in
20080108103305384
- 本系统是采用EDA技术设计的一个简易的八音符电子琴和音乐发生器，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，它可以通过按键输入来控制音响。系统由乐曲自动演奏模块、乐器演示模块琴/乐功能选择模块、音调发生模块和数控分频模块五个部分组成。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。本系统功能比较齐全，有一定的使用价值.-The system is designed using EDA technology with a simple ei
8fen
- 8分频器的VHDL源码，绝对正确，并且可根据本代码推导出各个2的幂数的分频器的编写原理。-FDCT Frequency Divider by VHDL .
beep-sing(VHDL)
- 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调 该实验通过设计一个状态机和分频 器使蜂鸣器发出"多来咪发梭拉西多"的音调。 -Sent to the buzzer frequency square wave of the experiment through the design of a state machine and divider buzzer sounded " more than a microphone Fat shuttle Rasi multi to
fenpinqi
- 用vhdl实现分频器，其中有两个源码，根据自己的需要选择。-Using vhdl divider, which has two source, according to their own needs.
VHDL-
- VHDL语言 有限状态机交通灯的设计 分频器模块的设计-Finite state machine design language VHDL design of traffic lights divider module
vhdl 播放器
- 利用分频器设计硬件乐曲演奏电路；通过开关实现乐曲的切换