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81404600N_counter_VHDL
- 分频器一个n分频器的源代码任意N进制计数器标准代码写法-Divider divider of the source code of a n N binary counter any standard code written
counter_12
- 12进制计数器工程，用xilinx ISE设计，供初学者学习-12 hex counter project using xilinx the ISE design for beginners to learn
shuzhizhong(vhdl)
- 数字钟设计 计时计数器用24进制计时电路； 可手动校时，能分别进行时、分的校正； 整点报时； 选做：可设置闹时功能，当计时计到预定时间时，扬声器发出闹铃信号，闹铃时间为4s，并可提前终止闹铃。-Digital clock design
cnt
- 4位及8位计数器，根据4进制和8进制原理设计计数器-4位及8位计数器，根据4进制和8进制原理设计计数器 您是不是要找： jk触发器,根据输入的信号的产生相应的输出 请键入文字或网站地址，或者上传文档。 取消 4 Wèi jí 8 wèi jìshùqì, gēnjù 4 jìn zhì hé 8 jìn zhì yuánlǐ shèjì jìshùqì “”的用法示例：由 Google 自动翻译英语中文(简体)日语4-bit and 8-bit counter, hexade
shijinzhi.c
- 10进制同步计数器,带一个清零端,一个进位输出端-10 N synchronous counter with a clear side, a carry output
adder
- 通过Verlog编程，实现一个同步二十四进制计数器，要求有1个异步清零端、1个时钟脉冲输入 -By Verlog programming, to achieve a synchronous binary counter twenty-four, requires an asynchronous clear terminal, a clock pulse input
LIBRARY-IEEE
- 加法计数器的设计 任意进制的计数器设计-LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL ENTITY sun IS PORT(ENA,CLK_IN,CLR:IN STD_LOGIC Y:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) END sun ARCHITECTURE A OF sun IS SIGNAL CLK:STD_LOGIC SIGNAL TEMP:INTEG
sjnd
- EDA的29进制计数器，采用quartus完成，学校实验经常用-EDA s 29 binary counter, using quartus complete, the school often experiment
21452547
- 加减可控制的十到十六进制计数器。完全准确，可以放心使用的-Add and subtract controllable ten to hexadecimal counter. Entirely accurate, can be at ease of use