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Quartus+II+++ModelSim+SE+++后仿真+++库文件.rar
- Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。
dlx_verilog.rar
- 这是我个人写的DLX处理器流水线的Verilog代码，在ModelSim中仿真通过，并且在ISE中能综合！即可以下载到FPGA中运行指令，指令可以根据需要定义，也可和相应的编译器配合使用，这里给学习流水线和Verilog的朋友共享。,This is my personal wrote DLX pipeline processor Verilog code, adopted in the ModelSim simulation and can be integrated in the ISE! T
XiaYuWen_8_RISC_CPU
- 夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件，包括书中所测试的三个程序和相关数据，绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的，只有一个mcu的代码，但很多和书中的是不一样的，自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方，如clk_gen.v中clk2,clk4是没有用的，assign clk1=~clk再用clk1的negedge clk1来触发各个module也是不太好的，会使时序恶
rs(31-19)
- 本源代码是RS（31,19）编码器的顶端实现程序和测试程序，此程序可以验证编码器工作与否。此代码，已在ModelSim验证通过。并附上测试时所产生的结果图像。-Source code is RS (31,19) encoder to achieve the top programs and testing procedures, this program can verify the encoder to work or not. This code has been verified in M
Ch1
- 《Modelsim电子系统分析及仿真》配盘第一章，都是verilog代码-" Modelsim electronic systems analysis and simulation with the disk, are verilog code
Ch3
- 《Modelsim电子系统分析及仿真》配盘第三章，全部为verilog HDL代码-" Modelsim electronic system analysis and simulation" with the second chapter of the disk, all for verilog HDL code
Ch4
- 《Modelsim电子系统分析及仿真》配盘第四章，全部为verilog HDL代码-" Modelsim electronic system analysis and simulation" with the fourth chapter of the disc, all for verilog HDL code
Ch5
- 《Modelsim电子系统分析及仿真》配盘第5章，全部为verilog HDL代码-" Modelsim electronic systems analysis and simulation with disk Chapter 5, all verilog HDL code
Ch6
- 《Modelsim电子系统分析及仿真》配盘第六章，全部为verilog HDL代码-" Modelsim electronic system analysis and simulation, with the sixth chapter of the disk, all verilog HDL code
Ch7
- 《Modelsim电子系统分析及仿真》配盘第七章，全部为verilog HDL代码-The Modelsim electronic system analysis and simulation with Chapter VII of the disk, all of Verilog HDL code