3.设计一个数据宽度8bit，深度是16的异步FIFO（读写时钟不相同）， 当读写时钟的频率分别为wrclk＝40MHz、rdclk＝20MHz时，仿真其逻辑波形。25,50 当读时钟比写时钟快时（wrclk＝20MHz，rdclk＝40MHz）， 如何保证读出的数据是写进去的有效数据？仿真验证你的设计。 对比第3题的同步FIFO，分析同步FIFO和异步FIFO的不同特性。-3. To design a data width of 8bit, depth is 16 as

用图形界面演示模型机的指令序列在5级流水线上的执行过程。使用高级语言Java，在Eclipse环境下开发流水线的仿真程序。实现针对任意的无相关模型机指令序列（包括数据前推、load前推并解决控制相关），能单步显示出每个时钟周期流水线上指令的执行情况，具体包括：时钟周期及编号、各级流水线寄存器的内容、各级流水线的控制信号。- Graphical interface demo model machine instruction sequence is d on five pipeline. U