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VHDL硬件描述语言基础
- 此课程讲义很有用,主要介绍了VHDL硬件描述语言,适合于初学者-course lectures very useful, mainly introduces the VHDL hardware descr iption language, suitable for beginners
HDL
- HDL 编码风格与编码指导,介绍了详细的vhdl和verilog hdl语言的编程风格-HDL coding style and coding guidance, presented a detailed VHDL and Verilog HDL language programming style
ripple-lookahead-carryselect-adder
- Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方案及VHDL程序 Carry Select Adder:16 Bits 进位选择加法器的设计方案及VHDL程序-Ripple Adder : 16-bit full adder, semi-Canada and the ripple adder design and VHDL procedur
8194655377
- 利用VHDL语言实现单片简易自动量程数字频率计-use VHDL single summary autoranging digital frequency meter
UART(FPGA)
- 基于FPGA的串行通信UART控制器，采用VHDL语言编写，包含多个子模块。 在ISE或FPGA的其它开发环境下新建一个工程，然后将文档中的各个模块程序添加进去，即可运行仿真。源程序已经过本人的仿真验证。-FPGA-based UART serial communication controller, using VHDL language, includes a number of sub-module. ISE FPGA or in the other developing a new
stackfiles
- 设计ip协议的vhdl实现，对作通讯硬件的朋友因该有所帮助-design ip agreement vhdl realization of communications hardware for a friend because of the help
LotteryNumberGenerator
- Lottery Number Generator的vhdl程序-Lottery Number Generator procedures for the vhdl
banjiaqichengxu
- 用VHDL设计一个4位二进制并行半加器，要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出-VHDL design a four-parallel binary adder, requesting summand, addends and multiplications and dynamic scanning of a total of Yam Digital also showed a
SDRAM-VHDL
- SDRAM控制器的VHDL实现，pdf格式，有需要多的，联系我-SDRAM controller VHDL, pdf format, it needs more, Contact
VHDL_experience
- 本人学习VHDL经验的总结,其中包括了本人从学习VHDL开始到现在遇到过的所有问题及其解决方法以及在其他地方看到过的所有个人觉得经典的经验技巧,拿出来与大家分享 -learning experience in VHDL, These include the VHDL I learn from the beginning up to now faced all the problems and their solutions, as well as in other places seen a
eb894854-c49f-4ba1-a258-411bc31cf6eb
- 介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计，并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分，整个自动控制系统由四个模块构成：秒分频模块、控制模块、计量模块和译码显示模块。该设计不仅仅实现了显示计程车计费的功能，其多功能表现在它可以通过选择键选择显示计程车累计走的总路程和乘客乘载的时间。计时、计程、计费准确可靠，应用于实际当中有较好的实用价值和较高的可行性
VHDL
- VHD设计实例8位加法器的设计分频电路数字秒表的设计
CPUNEW
- MODELSIM开发的模拟CPU，用VHDL语言描述，采用累加结构
DDS234
- 文中给出了用VHDL实现三角波正弦波方波的代码, 可以在maxPLUX2上运行,
jtag_logic
- USB下载线的vhdl程序,实现USB协议和JTAG接口的转换,用状态机实现的
freqtest_vhdl_quartus
- 用VHDL语言设计的频率计，经过验证，没有问题
vhdl
- This file contains a selection of VHDL source files which serve to illustrate the diversity and power of the language when used to describe various types of hardware. The examp terms of basic logic gates, to more complex systems, such as a behaviou
vhdl
- vhdl电子秒表设计 分频器 t触发器 模型框图-clock about vhdl
VHDL乘法器的设计
- 基于VHDL语言的乘法器的详细设计实验报告。
VHDL秒表计时
- 用VHDL实现秒表计时，包括对于时钟分频的体现和对秒表计数的体现，最终是将编码译码到七段数码管