CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 资源下载 开发工具 搜索资源 - FPGA-VHDL-DDS

搜索资源列表

  1. 基于VHDL的DDS信号发生器

    0下载：
  2. 本设计是利用EDA技术设计的电路, 该信号发生器输出信号的频率范围为20Hz～20KHz，幅度的峰 峰值为0.3V～5V两路信号之间可实现0°～359°的相位差。侧重叙述了用FPGA来完成直接数字频率合成器(DDS)的设计

  3. 所属分类：编译

    • 发布日期：2011-05-04
    • 文件大小：363byte
    • 提供者：meimeisa1
搜珍网 www.dssz.com