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VerilogHDLshejifengpingqihe32weijishuqi
- 本文件介绍的是用VerilogHDL语言设计分频器和32位计数器.-This paper presents the design using Verilog HDL language Frequency Divider and 32 counters.
verilog50%
- 本文主要介绍了50％占空比三分频器的三种设计方法，并给出了图形设计、VHDL设计、编译结果和仿真结果。设计中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2软件平台上进行。 -This paper introduces a 50% duty cycle three dividers of the three design methods, and gives the graphic design, VHDL design, compile results and the
FPGA.CPLD
- fpga cpld 常见模块设计，包括基于fpga 的全数字锁向环，基于fpga cpld 的半整数分频器的设计等，很有用-fpga cpld common module design, including fpga-based all-digital locks to the ring, Based on the semi-fpga cpld integer divider design and useful
fenpinqi
- 《分频器设计》绝对好用的EDA实验程序！已经通过测试。VHDL语言编写-"Frequency Divider" absolutely good for EDA experimental procedure! Already passed the test. VHDL language
asdf
- EDA常用计数函数VHDL程序设计,基于VHDL的交通灯设计实例&分频器
使用VHDL进行分频器设计
- 详细介绍了利用vhdl实现小数整数分数及不通占空比分频的方法
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- 半整数分频器的设计 请不要上传有版权争议的内容和木马病毒代码 -Half-integer divider design, please do not upload copyrighted content and controversial Trojan code
shuzipinluji
- 数字频率计的设计可以分为测量计数和显示。其测量的基本原理是计算一定时间内待测信号的脉冲个数，这就要求由分频器产生标准闸门时间信号，计数器记录脉冲个数，由控制器对闸门信号进行选择，并对计数器使能断进行同步控制。控制器根据闸门信号确定最佳量程。-The design of digital frequency meter can be divided into measurement and display count. The basic principle of its measurement i
jiaotongxinhaodengkongzhiqidesheji
- 本论文主要介绍了红、绿、黄三色交通信号灯较简单的数字逻辑控制电路设计及其原理。本设计方案由定时器、分频器、扭环形计数器、十进制减法器及七段显示译码器实现交通灯红、黄、绿三色的自动切换，在切换灯光颜色的同时进行时间定时状态的切换，使整个交通灯系统得以按照事先设定的定时时间顺利运转。-This paper focuses on the red, green, yellow three-color traffic signal control of the relatively simple digi
digitalfreq
- 由于本人没有多少很好的源码，所以只能上传目前所做项目的相关参考文献资料。资料一的内容是数字分频器的参考文献，在fpga中数字分频器用的很多，文献对于设计小数分频器有一定的参考价值。-I am not much good as the source, we can only upload now doing projects related reference materials. Information content of a digital divider references in the
DPLL
- 数字锁相环频率合成器的设计,鉴相器、环路滤波器、数控振荡器、反馈分频器-Digital PLL frequency synthesizer, phase detector, loop filter, NCO, feedback divider
biyesejitognxinxitong
- 中文摘要 正交频分复用（ OFDM ， Orthogonal Frequency Division Multiplexing）是当前一种非常热门的通信技术。它即可以被看作是一种 调制技术，也可以被看作是一种复用技术。由于它具有抗多径衰落和频谱 利用率高的特点，因此被广泛应用于高速数字通信领域，比如应用于IEEE 802.11a无线局域网（WLAN）的物理层等等。 我的毕业设计的核心任务是：采用 FPGA 来实现一个基于OFDM 技术 的通信系统中的基带数据处
The_Effects_of_Soft_Limitation_1996
- 软限幅效应,量化阶数及取样间隔对直扩数字匹配滤性能的影响 郭南1996 本文以典型的AID变换量化器和改进型抖动噪声量化器为倒t研究几个数字化参数对 直接序列扩频(DS／SS)数字匹配滤渡／相关性能(系统的处理增益和误比特率)的影响，给出理论分 析及计算机模拟结果 用最优化方法研究最佳软限幅问题；指出增加量化比特数与引入抖动噪声 相比能更有救地改善系统性能，而且只要采用三比特的量化就能使系统性能接近无穷量他的效 果．文中还讨论了取洋间隔以及噪声的归一化带宽对系统性能的影响。本
cpld
- CPLD与电子CAD报告 VHDL中的并行语句、进程 信号、变量、顺序语句 分频器、计数器、译码器、状态机 数字钟综合设计-CPLD and VHDL electronic CAD report in parallel statement, the process signals, variables, sequential statements divider, counter, decoder, an integrated digital clock state machine des
VHDL二路洗衣机系统设计
- 洗衣机的系统设计，VHDL语言编写，采用VHDL模块化的设计方法来进行洗衣机控制器的设计，即自顶向下，从系统总体要求出发，自上至下地将设计任务分解为不同的功能模块.最后将各功能模块连接形成顶层模块，完成系统硬件的整体设计。本控制器基本功能描述洗衣机控制器可工作于五种模式下:单洗涤、单漂洗、单脱水、漂洗十脱水、洗涤十漂洗+脱水，可以使洗衣机控制器工作在任意一种模式，并显示出洗衣机的工作状态和剩余工作时间，在剩余时间结束后有报警声提示使用者，并且可实现暂停洗衣和继续的功能，此外，加入附加功能，可自选