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dianzishizhong
- 题目：电子时钟的设计 一、实验目的： 1． 掌握多位计数器相连的设计方法。 2． 掌握十进制、六十进制、二十四进制计数器的设计方法。 3． 继续巩固多位数码管的驱动及编码。 4． 掌握扬声器的驱动 5． 掌握EPLD技术的层次化设计方法 二、实验要求： 1．用时、分、秒计数显示功能，以24小时循环计时。 2．具用清零，调节小时、分钟功能。 3．具用整点报时功能。
EDA
- 60进制计数器 序列检测器 适用于MAX PLUS2程序开发-60 hexadecimal counter sequence detector for MAX PLUS2 development
Counter
- 所谓24进制计数器,要在数码管上直观的显示0,1…..22,23等数,再归零-The so-called binary counter 24 to the digital control on the visual display 0,1 ... .. 22,23 and a few, then zero
chuzuchejijia
- 出租车计价器，用单片机等的设计，用到系统需三块千进制计数器，均由四块74ls290芯片组合。3元五公里-You can lean it ,though run it ,maybe it not good enough,but you can see it .
8-jinzhi-counter
- 8进制计数器 每计数八次进一次位，vhdl语言的基础程序，对初学者很有帮助-8 binary counter into a bit of each of eight counts, vhdl language based program, very helpful for beginners
10-jinzhi-counter
- 10进制计数器 每计数十次有一个进位，是vhdl编程的基础程序，应用于fpga cpld可编程逻辑器件-Total scores of 10 binary counter has a per carry, is the basis for vhdl programming procedures used in programmable logic devices fpga cpld
15-jinzhi-counter
- 15进制计数器 每计数十五次有一个进位，是vhdl编程的基础程序，应用于fpga cpld可编程逻辑器件-Fifth decimal counter 15 counts each have a carry, is the basis for vhdl programming procedures, programmable logic devices used in fpga cpld
18073609
- 利用两片74160制成的24/12进制计数器，可以作为数字钟的一部分-Made use of two 74 160 24/12 binary counter, digital clock can be used as part of
protel
- protel 二十三进制计数器 电路原理图 仿真-protel the trinary 20 counter circuit schematic simulation
u3
- 计数器改编成非10进制的。具备置数功能，进位输出功能-Counter adapted into a non-decimal. Have set the number of binary output function
counter2
- 带参数的任意进制加减法计数器，同时带有显示功能-With parameters subtraction arbitrary binary counter, and with a display function
cny24
- 24进制加法计数器适用于vhdl和quartus-24 binary adder vhdl counter applied and quartus
DCNT60
- 60进制计数器设计仿真文件，已经经过仿真，程序及仿真结果无误。-60 binary counter design simulation files, has been the simulation program and simulation results are correct.
Digital-clock
- 实现数字钟的功能1. 时钟模块：由555振荡器提供时钟，经分频对计数器提供计数时钟信号； 2. 秒钟模块：对秒进行60进制循环计数，并向分钟产生进位，同时具有调分功能； 3. 分钟模块：对分进行60进制循环计数，并向小时产生进位，同时具有调时功能； 4. 小时模块：对小时进行24进制循环计数； 5. 报时模块：在整点时报警，持续约1秒钟； 6. 闹钟模块：在所设定的点进行闹铃，持续1分钟，可以中断； 7. 年月日模块：可以正常地显示年月日。 -To realize t
digital-clock-and-traffic-light
- 课题一是设计一个可控的100进制可逆计数器。课题二是设计交通灯控制系统在QuartusⅡ软件环境下，进行仿真实验和硬件下载，获得的测试结果满足设计要求。课题三是设计多功能数字钟系统（层次化设计。-The subject one is to design a controllable 100- band reversible counter. Subject two is the design of the traffic light control system in the Quartus I