搜索资源列表
clock
- 大型设计中FPGA的多时钟设计策略，使用atmel
LCD(July20th)
- 研究用FPGA实现对LCD显示驱动的控制，通过一个数字时钟作为演示，具体论证用FPGA驱动字符型液晶显示器的方法，其核心是控制液晶显示控制器的时序，经测试，该方法切实可行，可以代替用单片机驱动LCD。
clock_fpga
- 通过fpga产生时钟的VHDL源码，QII7.1下调试通过
multi_clock_design_in_large_scale_FPGA
- 用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线
FPGA内部时钟处理的常见设计方法
- FPGA内部时钟处理的常见设计方法
clk4
- clk4 时钟分频设计用于FPGA入门设计-clk4 clock divider is designed for FPGA design entry
FPGAclk
- fpga时钟，是入门的基础；希望对大家有帮助！-fpga clock, is the entry of the base want to help you!
clk_wiz_ds709
- FPGA设计中，时钟资源安排使用指南，对高性能设计很重要-FPGA designs, the clock resources, arrange the use of guidelines, the design is very important for high-performance
multiclock
- fpga 设计中多时钟方案fpga design, multi-clock program-fpga design, multi-clock program
desginacrossclockfield
- FPGA设计时,常遇到多个时钟一起工作的情况, 这时就要考虑时钟域的问题,以及不同时钟域间的通信.此文详细介绍了跨时钟设计的相关问题.-FPGA design, often encounter a number of clock to work together, when we must consider the clock domains, as well as communication between different clock domains. This article det
FPGA_clock_design
- 无论是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上述四种时钟类型的任意组合。-fpga clock design.
TheRealizationofAdaptiveArithmeticCoderWithFPGA.ra
- 本文又用C语言实现了标准的自适应算术编码，拿它与用FPGA实现的改进后的自适应算术编码的仿真结果对比验证了这种改进后编码器编码的正确性。此种结构的编码效率很高，一个时钟编码一个数据比特，时钟频率可以达到50MHZ，占用的硬件资源大约有800个CLB(可配置逻辑模块)。-This thesis realizes the adaptive arithmetic coding which is not improved with C language，compare with the result o
Clock-Management-Tips
- FPGA 多时钟设计中的时钟管理贴士 摩托罗拉半导体 Sylvain Haas 写的-Clock Management Tips on a Multi-Clock Design
ad
- 程序是本人亲测，可实现fpga对ads804的高速数据采集，和输出。利用了fpga的fifo和ad芯片每六个时钟数据更新一次的原理-The program I pro-test, the FPGA the ads804 high-speed data acquisition and output. The principle of use fpga fifo and ad-chip is updated once every six clock data
FPGA-Muti-clock
- FPGA 或者CPLD多时钟设计指南，如何使得多时钟设计时候减少抖动，噪音等-FPGA or CPLD clock design guide, how to make multi-clock design time to reduce jitter, noise, etc.
clock
- 异步时钟域转换成同步时钟域的方法，fpga时钟设计的好资料-Asynchronous clock domains into synchronous clock domains, clock fpga design
digital-clock-base-on-fpga
- 基于FPGA的数字时钟，具有显示时分秒和闹铃设置功能-digital clock base on FPGA
FPGA-based-clock-extraction-circuit
- 基于FPGA的时钟提取电路.跳变沿捕捉程序.可控计数器程序-FPGA-based clock extraction circuit. Edge capture process. Controllable counter program
4.实验四 硬件综合实验
- 实验目的： 熟悉ISE8.2开发环境，掌握工程的生成方法； 熟悉SEED-XDTK_V4实验环境； 了解LCD的HDL实现； 了解Memory模块的使用。 实验内容： FPGA的memory模块的生成及例化； 系统时钟设计； LCD点亮。(Experimental purpose: Familiar with ISE8.2 development environment, master the method of Engineering generation;
DS1302
- FPGA实现的DS1302时钟，可以实时显示时间(FPGA implementation of the DS1302 clock, real-time display time)