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MULTI-CLOCKDESCRIPTION
- verilog语言描述多时钟方法！！！强力推荐。
verilog数字时钟论文及代码
- verilog数字时钟论文及源代码
phase_test
- 基于verilog的鉴相器设计，鉴相器是锁相环的一部分，功能是检测两个时钟是否同步-The phase detector based on verilog design, PLL phase detector is part of function is to test whether the two clock synchronization
Verilog_clk
- Verilog 语言，强大的时钟，可以调时调分，设闹钟等。-Verilog hdl。
shuzishizhong-verilog
- 基于2410开发板数字时钟的开发，实现了计时，日期，跑表的功能-Based on the development of the 2410 development board digital clock, a time, date, stopwatch function
digital-Timer
- 数字时钟，使用Verilog实现，已经调试过了-Digital clock, using Verilog implementation
clock
- 这是紫外光通信PPM调制设计系统中的时钟信号设置。用Verilog语言编辑并且编译成功，希望对大家有帮助-This is the clock signal in the PPM modulation design of ultraviolet communication system Settings. Edit and compile successfully with Verilog language, hope to help everyone
VHDL100
- 本文件包含100个Verilog实例，有存储器，时钟，椭圆滤波器，状态机等。有助于初学者的学习。-This document contains 100 examples of Verilog, there are memory, clock, elliptic filter, state machines. Help beginners to learn.
shizhong
- 基于Verilog HDL语言的数字时钟程序，有秒脉冲，，计数，译码显示等部分-based on Verilog HDL language,about clock
18.基于2.4GHz的数字基带系统设计与实现
- 首先设计了 2.4GHz 数字基带系统的架构，该架构包括模拟前端、数字 基带、寄存器、协议处理和 I/O 等模块，其中，数字基带模块由发送子系统和接收 子系统构成。基于该架构，使用 Verilog HDL （hardware descr iption language，硬件 描述语言）设计了数字基带发送子系统，该发送子系统由 PPDU、symbol-to-chip、 chip-to-precode、 CRC 和白化五个模块组成，采用 symbol-to-chip 和 chip-to-pr