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clk
- 1. 完成时／分／秒的依次显示并正确计数，利用六位数码管显示； 2. 时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能； 3. 定时器：实现整点报时，通过扬声器发出高低报时声音； 4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； 5. 闹钟：实现分/时闹钟设置，在时钟到达设定时间时通过扬声器响铃。有静音模式。
自动售货机VHDL程序与仿真
- library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_auto1 is port ( clk:in std_logic; --系统时钟 set,get,sel,finish: in std_logic; --设定、买
0809_5
- ad转换的C语言程序，硬件部分由AT89C51,MAX232，ADC0809，NF555组成，555用来产生ADC0809的CLK， 现在好像是300多K，输入电压直接加在ADC0809的IN0，因为我只用一路所以ADC0809的 A、B、C三个进址我直接接地。ADC0809的ALE和StartART我连在一起由单片机的P3.4控制。-ad conversion C-language program, the hardware part by AT89C51, MAX232, ADC08
CLK
- Clock with big LED display, schematic can see here www.jendaelektro.ic.cz
cu1
- a control unit with clk rst op_code rd1 rd2 wr op_alu en_alu mux_cut
clk
- 一个单片8051及74HC164组成的简单时钟，可以了解定时器及中断，以及串口数据传输。-I don t konw english
median
- 中值滤波的实现，该代码使用的是verilog 语言 module median(clk,reset,load,din,mult,dout,over,a3,b3,c3,a2,b2,c2,a1,b1,c1)-Median filter implementation, the code using verilog language module median (clk, reset, load, din, mult, dout, over, a3, b3, c3, a2, b2, c2, a1,
STUDENTS_SCORE
- Specifications 1. Top module name :SS (File name : SS.v) 2. Input pins: CLK, RESET, IN_VALID, INPUT [6:0] - 2 - 3. Output pins: OUT_VALID, OUTPUT [6:0] 4. Synchronous active high RESET is used, and no latch design is allowed. 5. All input
single-clk-syncram-asyncrd
- Aplication with RAM sincronous in VHDL
For2008a
- ACOUNT： 用于A 方向灯的时间显示，8 位，可驱动两个数码管； BCOUNT： 用于B 方向灯的时间显示，8 位，可驱动两个数码管。*/ module traffic(CLK,EN,LAMPA,LAMPB,ACOUNT,BCOUNT) output[7:0] ACOUNT,BCOUNT -reg[7:0] numa,numb reg tempa,tempb reg[2:0] counta,countb reg[7:0] ared,ayellow,agr
STATE_LIGHT
- EDA交通灯，有两个输入：CLK,CLR，六个输出:左红黄绿，LR LY LG,右红黄绿RR RY RG,用状态机表示-EDA traffic lights, has two input: CLK, CLR, 6 output: Left red yellow and green, LR LY LG, the right of red yellow and green RR RY RG, with a state machine that
digital-paobiao
- 是在50M CLK 下实现的，通过在数码管上实现进位显示-Digital PaoBiao，which works in the 50 M CLK is under implementation, through pipes in the digital realization that carry
ADC_Matlab
- 讀取adc的五個輸出，分別為adoQ、adoI、FlagQ、FlagI以及clk-Read the adc of five output were adoQ, adoI, FlagQ, FlagI clk
clk_div
- a code for slow down the clk of fpga
CLK
- outer circle design for road
vhdl
- library ieee use ieee.std_logic_1164.all entity decoder is port (clk:in std_logic clr:in std_logic data_in:in std_logic --待解码信元输入端； data_out:out std_logic) --解码信元输出端； end decoder architecture behave of decoder is component dff2
clk
- 潮流计算，解决电力系统中的常见问题，具有实用性！-load flow calculation
vhdlll
- 八位数码管扫描显示程序，要求显示12345678 间隔四秒显示56789ABC 间隔四秒显示3456789A 再隔4秒显示 -LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL USE IEEE.STD_LOGIC_UNSIGNED.ALL ENTITY chenyongqiang IS PORT ( CLK : IN STD_LOGIC SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) 段控制信号输出
clk
- it is a code for clk cycle and it use for another project
rinex文件介绍
- 查阅相关资料，自己总结IGS精密星历文件，例如clk钟差文件，sp3文件 每行数据代表什么(Consult the relevant information and summarize the IGS precision ephemeris files, such as the CLK clock difference file, and what the SP3 files per line of data represent)