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VHDL 编程要注意问题
- VHDL 共定义了 5 种类型的端口，分别是 In, Out,Inout, Buffer及 Linkage，实际设计时只会用到前四种。。。
lab5
- ENTITY uart IS PORT ( SIGNAL clock,reset : IN STD_LOGIC SIGNAL sdatain : IN STD_LOGIC SIGNAL oready, sdataout : INOUT STD_LOGIC SIGNAL iready : INOUT STD_LOGIC SIGNAL charin : INOUT STD_LOGIC_VECTOR(7 DO