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fftfpga
- 采用按时间抽选的基4原位算法和坐标旋转数字式计算机（CORDIC）算法实现了一个FFT实时谱分析系统。整个设计采用流水线工作方式，保证了系统的速度，避免了瓶劲的出现；整个系统采用FPGA实现，实验表明，该系统既有DSP器件实现的灵活性又有专用FFT芯片实现的高速数据吞吐能力，可以广泛地应用于数字信号处理的各个领域。-time selected by using the in-situ-4 algorithm and coordinate rotation digital computer (CO
FPGAEPP.files
- USB、串口、并口是PC机和外设进行通讯的常用接口，但对于数据量大的图像来说，若利用串行RS-232协议进行数据采集，速度不能达到图像数据采集所需的要求；而用USB进行数据采集，虽能满足所需速度，但要求外设必须支持USB协议，而USB协议与常用工程软件的接口还不普及，给使用带来困难。有些用户为了利用标准并行口(SPP)进行数据采集，但SPP协议的150kb/s传输率对于图像数据采集，同样显得太低。因此,为了采集数据量大的图像数据,本文采用了具有较高传输速率的增强型并行口协议(EPP)和FPGA，
phase
- 设计了一基于现场可编程门阵列（FPGA）的低频数字式相位测量仪。该测量仪包括数字式移相信号发生器和相位测量仪两部分，分别完成移相信号的发生及其频率、相位差的预置及数字显示、发生信号的移相以及移相后信号相位差和频率的测量与显示几个功能。其中数字式移相信号发生器可以产生预置频率的正弦信号，也可产生预置相位差的两路同频正弦信号，并能显示预置频率或相位差值；相位测量仪能测量移相信号的频率、相位差的测量和显示。两个部分均采用基于FPGA的数字技术实现，使得该系统具有抗干扰能力强, 可靠性好等优点。
voice_speed_change.rar
- 文章介绍了一种对语音进行变速不变调处理的系统" 该系统与ADPCM编解码技术相结合!能更精确地检测和分割(音元)!并通过音元的复制和抽取实现了对播放语速的控制!达到了变速不变调的目的"。该系统用FPGA实现!结果表明：采用改进后的音元处理算法!可以大大减少语音处理中所引入的噪声；该算法与ADPCM相结合实现的语音变速系统!具有速度快、占用资源少、芯片面积小和成本低等特点"。,This paper presents a voice for transmission to the same tune
stx_cookbook.zip
- Altera公司高端FPGA高级综合指导手册，包括：算术运算单元，浮点处理技巧，数据编码格式转换，视频处理，仲裁逻辑，多路选择，存储逻辑，计数器，通信逻辑，循环冗余校验，随机和伪随机函数，加密和同步等编码风格和技巧；,advanced synthesis cookbook for Altera high-end FPGA(Stratix),incuding coding style and design tricks for arithmetic,floating points oper
DDS-baseddesignofthesinusoidalsignalgenerator
- 本设计采用AT89552单片机，辅以必要的模拟电路，实现了一个基于直接数字频率合成技术(DDS)的正弦谊号发生器。设计中采用DDS芯片AD9850产生频率1KHZ~10MHZ范围内正弦波，采用功放AD811控制输出电压幅度， 由单片机AT89S52控制调节步进频率1HZ。在此基础上，用模拟乘法器MC1496实现了正弦调制信号频率为1KHZ的模拟相度调制信号；用FPGA芯片产生二进制NRZ码,与AD9850结合实现相移键控PSK、幅移键控ASK、频移镇键FSK。-AT89552 the singl
BasedonCPLDFPGAsuchasthefrequencyaccuracyofthedesi
- 基于CPLD／FPGA的可编程逻辑器件，借助单片机AT89C51；利用标准频率50～100MHz的周期信号实现系统计数的等精度测量技术。同时采用闸门测量技术完成脉宽,占空比的测量。-Based on CPLD/FPGA programmable logic devices, with single-chip microcomputer AT89C51 using a standard 50 ~ 100MHz frequency of the periodic signal, such as c
sji
- 频率合成技术在现代电子技术中具有重要的地位。在通信、雷达和导航等设备中，它可以作为干扰信号发生器；在测试设备中，可作为标准信号源，因此频率合成器被人们称为许多电子系统的“心脏”。直接数字频率合成（DDS——Digital Direct Frequency Synthesis）技术是一种全新的频率合成方法，是频率合成技术的一次革命。本文主要分析了DDS的基本原理及其输出频谱特点，并采用VHDL语言在FPGA上实现。对于DDS的输出频谱，一个较大的缺点是：输出杂散较大。针对这一缺点本文使用了两个方法
DesignofFloatingPointCalculatorBasedonFPGA
- 给出系统的整体框架设计和各模块的实现，包括芯片的选择、各模块之间的时序以及控制、每个运算模块详细的工作原理和算法设计流程；通过VHDL语言编程来实现浮点数的加减、乘除和开方等基本运算功能；在Xilinx ISE环境下，对系统的主要模块进行开发设计及功能仿真，验证 了基于FPGA的浮点运算。 -The overall framework of system design and realization of each module which contain selection of ch
AReconfigurableFIRFilterSystemBasedonFPGA
- 本文将FPGA的快速性和计算机的灵活性通过USB2．0总线有机地结合起来，设计了一个基于FPGA的可调参数FIR滤波系统。此系统由计算机根据各种滤波器指标计算出滤波参数，通过USB2．0对FPGA芯片内部的FIR多阶滤波器进行参数配置，实现数字滤波器参数可调；配置后的FPGA滤波单元完成对A／D采集的信号进行滤波运算，滤波后的数据经过缓存后通过USB2．0总线传输至计算机进行显示、分析和储存等进一步处理。在系统中采用有限状态机对FPGA参数配置模式和滤波模式进行切换，保证了系统的有序运行。-In
mar2010
- 基于FPGA的单精度浮点数乘法器设计，本文设计了一个基于FPGA的单精度浮点数乘法器。乘法器为五级流水线结构。设计中采用了改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构，减少了部分积的数目，缩短了部分积累加的耗时；提出了对尾数定点乘法运算中Wallace树产生的2个伪和采用部分相加的处理方式，有效地提高了的运算速度；并且加入了对特殊值的处理模块，完善了乘法器的功能。单精度浮点数乘法器在Altera DE2开发板上进行了验证，其在Cyclone II EP2C35F672C6器
US5917556
- 本文是基于相机的白平衡图像处理算法，已申请美国专利；通过查表法在FPGA上实现。-This article is based on the camera' s white balance image processing algorithms, has applied for U.S. patents through a look-up table method implemented on FPGA.
FPGA-System-Planner-hand-book
- FSP 工具是 cadence 公司为了 FPGA/PCB 协同设计而推出的一个解决方案工具包。它的主 要工作是由软件来自动生成、优化 FPGA 芯片的管脚分配，提高 FPGA/PCB 设计的工作效率和连 通性。FSP 完成两顷重要工作：一、可以自动生成 FPGA 芯片的原理图符号（symbol）；二、自 动生成、优化和更改 FPGA 器件相关部分的原理图。一个复杂的 FPGA/PCB 的设计，能节约原理 图设计工作 50 -90 的时间，并能节约大量 PCB 设计阶段 FPGA
VisonFly-D4100-SDK
- DLP Discovery 4100 数字微镜(DMD)空间光开关光调制器开发系统 1.全面兼容德州仪器TI DLP D4100 开发系统. 能够支持1920X1080 DMD(DMD微镜为10.6微米,本征分辨率为1920X1080) 数字微镜(DMD)空间光开关光调制器开发系统 2. 1024 X 768 的DMD(4:3)有两种微镜结构，一种是13.68 微米， 对角线长度为0.7 英寸；另一种是10.8 微米的，对角线长度为0.55 英寸；我们系统都能支持
DMD-control-board-G4100
- 数字微镜DMD空间光调制器控制平台G4100可以实现如下功能：1、兼容德州仪器TI D4100 开发系统。能够支持1920 X 1080分辨率DMD (DMD微镜为10.6微米,本征分辨率为1920X1080)；同时还能支持1024 X 768分辨率的DMD（有两种微镜结构，一种是13.68 微米，对角线长度为0.7 英寸；另一种是10.8 微米的，对角线长度为0.55 英寸）； 2、支持USB2.0 高速传输图片和控制信号，具有内同步和外同步功能，同步脉冲电平标准为CMOS 3.3V；
FPGA-RS232
- FPGA与RS232通讯的代码及资料。内含有：RS232发送代码Verilog；RS232接收代码Verilog；RS232协议详细接收WORD文档，也有仿真图哦-FPGA code and RS232 communications and information. Inside contains: RS232 send code Verilog RS232 receive code Verilog RS232 protocol detailed receive WORD document,
fpga_ztj
- 对于FPGA状态机的设计心得 对于FPGA状态机的设计分为两类，分为mealy状态机和Moore状态机，mealy状态机的输出不仅与当前输入有关还与当前状态有关，而Moore状态机的输出仅与当前状态有关。对于状态机描述首先要知道输入，输出，当前状态，下一个状态的基本定义。 对不状态机的设计，首先要有一个初始状态，一般命名为IDLE，其状态一般设定在复位信号到来时。 对于时钟敏感的信号，在其最大的一个时钟周期作为总的状态循环，最下的一个时钟信号最为一个状态指令，一般用于时序图的描述；对