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  1. demiadditionneur

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  2. half adder with vhdl
  3. 所属分类:Project Design

    • 发布日期:2017-04-06
    • 文件大小:19.2kb
    • 提供者:jihed
  1. half_adder

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  2. vhdl code for half adder
  3. 所属分类:Project Design

    • 发布日期:2017-03-31
    • 文件大小:52.61kb
    • 提供者:lavish
  1. 1999-2387

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  2. Vhdl study for Adder (Full / Half)
  3. 所属分类:Project Design

    • 发布日期:2017-11-17
    • 文件大小:2.31kb
    • 提供者:hycho
  1. multiply

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  2. 本文利用全加器、半加器,利用进位保留的思想,在前向割集中加入四级流水实现了乘法器的设计,提高乘法器的运算速度,并且介绍了乘法器的VHDL的程序编写过程以及代码,并给出了仿真波形-In this paper, the use of the full adder, half adder using carry-save ideological forward cutset added four water to achieve a multiplier design, to improve the
  3. 所属分类:Project Design

    • 发布日期:2017-12-08
    • 文件大小:336kb
    • 提供者:刘雅琦
  1. half_adder

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  2. half adder vhdl code for software testing
  3. 所属分类:Software Testing

    • 发布日期:2017-04-15
    • 文件大小:7.51kb
    • 提供者:sat
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