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cpu-16-vhdl
- 16位cpu的vhdl源代码。 自己看看，没有注释。-16 cpu vhdl the source code. See for yourself, not Notes.
(7)VHDL
- 是老师介绍的一些关于vhdl设计的源程序及讲解，感觉还不错，要不你们-teachers on the design of some of the source code vhdl and briefings, the feeling was pretty good, you want to try
filter-vhdl-code
- filter-vhdl-code.rar为滤波器的完整VHDL程序，可用于IIR与FIR滤波器的仿真与验证实现，包括代码综合。使用版本为ISE6.3.
VHDL设计的相关实验，包括4位可逆计数器
- VHDL设计的相关实验，包括4位可逆计数器，4位可逆二进制代码－格雷码转换器设计、序列检测器的设计、基于ROM的正弦波发生器的设计、数字密码锁的设计与实现。-VHDL design of experiments, including four reversible counters, four reversible binary code- Gray code converter design, the sequence detector design, the ROM-based sine w
EDAcodelock
- 能够在EDA环境下实现四位十进制数字密码锁的设置与开锁功能，并能更改使用密码，还可以防止抖动-EDA environment to achieve four decimal code lock and unlock function of the settings and change the use of passwords, but also to prevent the jitter
Arbi_PulseGen_vhd
- 利用fpga实现的任意脉冲波形产生器 很有用的vhd代码-FPGA realization of the arbitrary use of pulse generator vhd useful code
ModelSim_example
- modelsim仿真流程，附有两个源码（vhdl),做设计例子，按步骤操作并添加源码，即可看到仿真波形输出-ModelSim simulation process, with the two source code (vhdl), to do a design example, according to these steps and add the source, you can see the simulation waveform output
15Altera_IP
- 里面包含15个altera的IP核的源代码,包括I2C，UART，VGA_SYN-Which contains 15 nuclear altera the IP source code, including I2C, UART, VGA_SYN
matlab_to_vhdlfpga
- 本文提出了加快发展之路 从理论设计,通过Matlab / Simulink环境 在定点算法对其行为模拟的 在FPGA或定制实现硅片。这个了 实现了netlist移植的Simulink系统 描述成的硬件描述语言[VHDL]。在这个例子中,这个 Simulink-to-VHDL转换器被设计来使用 代码来描述结构VHDL系统互连, 允许简单的行为说明基本模块。 结果VHDL bit-true交付后代码 比较定点Simu
RS232_TxD_source_code
- RS232 Transmitter VHDL Code
TopLevel_DualPort_Ram_XilinxCore
- Top Level Dual Port Ram Core Project, VHDL code
Rs232Rxd
- Rs232 Receiver VHDL code
rsenc
- this the code for reed solomon encoder of type 7,3. this is the main module program.-this is the code for reed solomon encoder of type 7,3. this is the main module program.
avr_core2
- avr core porocesssor vhdl source code
Autowasher
- 这是一个数字逻辑课程设计的报告，包含原代码，一个自动洗衣机系统的模拟实现-This is a digital logic course design report, including the original code, an automatic washing system simulation to achieve
gh_vhdl_library_latest[1].tar
- turbo codinf in vhdl code
mkjpeg_latest
- jpeg encoder vhdl source code
Stepper_controller_MAx
- stepper motor controller vhdl and verilog code is given with explainintion testbench in verilog quartus and modelsim implementation is also awailable -stepper motor controller vhdl and verilog code is given with explainintion testbench in verilog qu
vhdl-TAXI
- 随着EDA技术的发展及大规模可编程逻辑器件CPLD／FPGA的出现，电子系统的设计技术和工具发生了巨大的变化，通过EDA技术对CPLD／FPGA编程开发产品，不仅成本低、周期短、可靠性高，而且可随时在系统中修改其逻辑功能。本文利用VHDL语言设计出租车计费系统，使其实现汽车启动、停止、暂停时计费以及预置等功能，通过设置计数电路进行路费及路程的计数，通过设计数据转换电路将路费及路程的十进制数分离成四位十进制数表示，通过设计快速扫描电路显示车费及路费，突出了其作为硬件描述语言的良好的可读性的优点。通
ENDAT2.2-Code
- 海德汉绝对式编码器代码，VHDL语言编写-Heidenhain absolute encoder code, VHDL language