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firfilter14
- 用Quartus II实现综合布线，要求充分利用Altera Stratix/Stratix II的器件的DSPBLOCK资源，Quartus II综合出的系统最高工作频率达到270Mhz以上.用Verilog进行编程。-Pipeline FIR structure。
tse_ref_design
- altera 三速以太网参考设计，verilog源码-Triple Speed Ethernet Data Path Reference Design
DE1_SD_Card_Audio
- an project of sd card codec on verilog from altera
QC-LDPC-decoder-FPGA
- 文章提出了一种可以兼容不同码率规则和非规则准循环低密度校验码(LDPC)的部分并行译码结构, 用Verilog语言开发，基于该部分并行结构在Altera公司的StratixII-EP2S90器件上验-This paper presents a part of different bit rates can be compatible with the rules and irregular quasi-cyclic low density parity check code (LDPC) de
数字滤波器的MATLAB与FPGA实现：Altera Verilog版
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锁相环技术原理及FPGA实现 Altera Verilog版
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