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fcout
- 频率计源代码，性能很好，verilog写的，顶层原理图，底层语言写的，效果很好，开发环境为quartus-Cymometer source code, good performance, verilog written by the top diagram, the bottom language was written. good effect, and development environment for quartus
LIGHT
- --author: Suntion Tang --date: 2008-6-7 -- two warning --modify: By Suntion Tang at 2008-6-14 --descr iption: 顶层文件，由于此系统简单， -- 且底层文件不多，故放弃原理图描述，采用VHDL语言描述
FPGA-digital-clock-design
- 运用顶层设计思路设计好各个底层文件（VHDL代码），对各个底层文件进行功能仿真；采用原理图或者文本方法来实现顶层文件的设计，对顶层文件进行功能真仿真。在顶层文件功能仿真正确之后，把顶层文件下载到实验箱的FPGA里边去，验证电路功能是否正确。具体时间用6位数码管来显示，具有整点报时功能. -Designed various underlying file using top level design (VHDL code), on functional simulation of variou
FIFO
- 用verilog实现异步FIFO，代码中有两个模块，使用时注意顶层模块和底层模块，用quartus2即可打开直接使用。-Verilog using Asynchronous FIFO, the code has two modules, when the attention of top-level module and the bottom module, with direct access to open quartus2.
ETH
- 该系统通过顶层模块，调用4底层模块实现。4大模块底层模块为：cpu模块、发送模块、接收模块、mii模块-The system top-level module, called the bottom module 4. 4 large modules underlying module: cpu modules, transmit modules, receiver modules, mii module
SY10
- 本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD／FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲发生器的设计方法, 并给出了设计的顶层电路图和底层模块的VHDL（或AHDL）源程序。该设计的正确性已通过硬件实验得到验证。 -The musical performance circuit’s design and implement Abstract: This paper introd
skylyl
- 自己的robcup 3D组技术报告和可执行码，用的是SEU的底层模块，顶层模块自己编写完成。-Robcup 3D Group s own technical reports and executable code, using a SEU underlying modules, the top-level module itself prepared.
try2
- vhdl与原理图混合的方式进行设计 vhdl语言描述底层模块，再用原理图设计的方法设计顶层原理图文件-vhdl mixed approach with the schematic design vhdl language to describe the bottom of the module, and then designed the schematic design of the top-level schematic file
light
- 交通灯控制器,该系统采用层次化混合输入方式进行设计，既顶层采用原理图设计，底层采用VHDL语言设计。-Traffic light controller, the system uses the hierarchical approach to the design of hybrid input, both top-level schematic design with the underlying design using VHDL language.
bijiaoqi
- 比较器，含有仿真波形，是万能的比较器，有底层模块和顶层模块-comparor
two-layer-optical-interconnection
- 摘要 本文设计一种具有可扩展性的双层并行光互连网络顶层为数字路由结点和光网络接口卡组成的星型网 底层为光网络接口卡连接而成的环形网结点机以及数字路由结点影响网络的性能结点机的吞吐能力限制了整 个网络的吞吐率扩展PCI 总线的位数能够提高光网络接口卡的吞吐速率采用64bit/66MHz 工作模式可获得4.224 Gbps 峰值传输速率网络的实际最大吞吐速率为8.448Gbps 环网内平均延迟2195ns 环网间平均延迟4713 ns 可以采用本文设计的数字路由结点对网络进行低成本级
i2c
- i2c控制器的两个主要模块的源代码包括顶层程序和底层程序i2c核-i2c controller' s two main modules, program source code, including the top and bottom nuclear program i2c
vhdl
- 该系统通过顶层模块，调用7底层模块实现。7大模块底层模块为：理想信源数据接收模块，理想信源数据缓存模块，LAPS成帧模块，加扰并发送LAPS帧模块，接收LAPS帧并解扰模块，接收LAPS帧数据缓存模块，解帧并发送数据给理想信源模块。另，还有一个fifo模块，以便两个缓存模块调用。-The system top-level module, called 7, the bottom module. Bottom-7 module module: the ideal source of data re
UARTVHDL
- 异步串口程序的IP核，分层文件编写，包括顶层文件和底层封装文件，VHDL编写-IP core asynchronous serial procedures, hierarchical document preparation, including the top and bottom package file documents, VHDL preparation
ps2
- 除了顶层模块（ps2_key），三个底层模块分别为PS/2传输处理模块(ps2scan)、串口传输模块(my_uart_tx)以及串口波特率选择模块(speed_select)（下面只给出顶层模块和PS/2传输处理模块的verilog代码，串口部分的设计可以参考串口通信设计）。-In addition to top-level module (ps2_key), three low-level modules are PS/2 transmission processing module (ps
daima
- 寄存器组 1. 实验目的 (1)了解通用寄存器组的用途及对CPU的重要性。 (2)掌握通用寄存器组的设计方法。 2. 实验要求 设计一个通用寄存器组，满足以下要求： (1)通用寄存器组中有4个16位的寄存器。 (2)当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。 (3)通用寄存器组中有1个写入端口，当DRWr=1时，在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。 (4)通用寄存器组中有两个读出端口，由控制信IDC控制，
RESEARCH-WITH-VB-AND-VC
- VB具有快速实现系统顶层功能的优点，而VC能很好地完成底层操作。介绍如何结合这两种语言的优点进行混合编程 的几种方法，通过具体实例演示它们的应用。并且对混合编程中需要注意的问题也进行了阐述。-VB has a top-level functions quickly realize the advantages of the system, and VC underlying operating well done. Describes how to combine the merits of
ROBOT
- 基于AVR的机器人掷球比赛所使用的顶层程序，底层程序由另一个AVR担任，用一个接口将两个avr联系起来-AVR based robot used by the top throw contest procedure as the underlying program by another AVR, with an interface to link the two avr
ciphercount
- 一个简单的密码控制的跑表的vhdl代码，6位数码管显示，有顶层文件和底层文件，当密码为：00001111时，为加计数；当密码为：11110000时，为减计数；当密码为：11001100时，停止计数。 -A simple password-controlled stopwatch the vhdl code, 6 digit LED display, a top-level files and the underlying documents, when the password is: 00
electronic-clock
- 数字电子钟是数字电路中的一个经典学习内容。我们选用电子钟作为最后结课项目的目的，是为了学习verilog语言、FPGA的基本知识、由顶层至底层的设计思路。-VHDL source code for electronic clock design to share