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4bitadd
- 4位全加器原码，包括仿真码和4位计数器码。-four full adder original code, including the simulation code and four counter code.
FullAdder_4
- 这是一个4位全加器，用一个1位半价做的一位全加，然后做成的四位半加。
f_adder
- 用VHDL语言采用串行方法实现用1位全加器实现4位全加器
4位全加器
- 基于matlab的4位全加器，能正常运行。
4位全加器
- 基于matlab的4位全加器，已通过运行。
4位全加器
- 4位全加器
Quartus7.2
- 通过VHDL实现4位全加器，8位全加器，和8位通用寄存器的设计-4-bit full adder 8-bit full adder 8-bit register using vhdl
add
- 4位全加器设计，包含半加器构成全加器，由全加器构成4位全加器及其拓展-4bits
Adder4
- 本设计是设计了一个4位全加器的内容，是由4个一位全加器串联而成的-The design is to design a full adder 4 content, is one of four full adder in series from the
fulladder4
- VHDL图形文件实现的4位全加器，希望对大家有用！-VHDL graphics files to achieve four full adder, in the hope that useful!
experiment1
- VHDL实验一，利用原理图输入法设计4位全加器-VHDL test 1, use of schematic input 4-bit full adder design
FPGA1
- 4位全加器 仿真波形一点问题都没有 我调试过-ADD
cadence_multi-threshold
- linux下(fedora版本)的cadence中编译4位全加器的实现, 在不同的阈值电压调解下观察点路的总体power和速度,以及逻辑的正确性. 可能会用到NCSU的FREEPDF工具包-this is a package of three projects, low-vth, high-vth, and optimum architecture vth four bit full adder design. In the environment of Cadence and then sim
edashiyanbaogao_fzu
- 福州大学07级eda实验报告。。。一共八九份 包含实验指导书 实验一 利用原理图输入法设计4位全加器 一、实验目的： 掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII的层次化设计方法。通过一个4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。 -07 eda, Fuzhou University lab reports. . . A total of 89 experimental instructions were included experi
4weiquanjia
- 用VHDL写的4位全加器,5.1版本编写的-Use VHDL to write four full adder, 5.1 version of the written
vhdlcoder
- 本文件夹包含了16个VHDL 编程实例，仅供读者编程时学习参考。 一、四位可预置75MHz -BCD码（加/减）计数显示器（ADD-SUB）。 二、指示灯循环显示器（LED-CIRCLE) 三、七人表决器vote7 四、格雷码变换器graytobin 五、1位BCD码加法器bcdadder 六、四位全加器adder4 七、英语字母显示电路 alpher 八、74LS160计数器74ls160 九、可变步长加减计数器 multicount 十、可
adder4
- 此源代码是基于Verilog语言的4 位全加器，4 位计数器、 4 位全加器的仿真程序、4 位计数器的仿真程序是用EDA语言描述4 位全加器，有广泛的应用。-The Verilog language source code is based on the 4-bit full adder, 4 bit counter, 4-bit full adder simulation program, 4-bit counter of the simulation program is to use la
ADD6
- 此源代码是基于Verilog语言的多种方式实现的4 选 1 MUX、多种方式实现的4 选 2 MUX 、多种方式实现的1 位半加器 、多种方式实现的1 位全加器、种方式实现的 4 位全加器 、多种方式实现的输出 UDP 元件、两个时钟信号 、选择器 和各种仿真的源代码。-This source code is based on the Verilog language, multiple ways to achieve the 4 S 1 MUX, a variety of ways to ac
xor4b
- 实现四位全加器，为初学者提供参考说明，对VHDL语言有一定了解(it's a addler of four bits,which is designed for the new learner of VHDL language)
4位全加器 计数器等程序
- EDA仿真工具使用的，进行EDA开发的多个程序； 包括：4位全加器，12分频，128分频，篮球计数秒表（部分），计数器； 可以搭配EDA仿真软件使用，也可以搭配开发板使用；(EDA simulation tools used for EDA development of multiple programs; Including: 4 bit full adder, 12 frequency division, 128 frequency division, basketball cou