搜索资源列表
xapp1002
- xilinx利用chipscope调适PCIe Endpoint IP的说明文档与源文件。-xilinx use chipscope adjustment PCIe Endpoint IP for documentation and source files.
xapp859_rtl
- xilinx PCIE IP核 包括ddr2 memory interface ML555开发板-xilinx PCIE IP cores containing ddr2 memory interface can be used on ML555 development kit
q_sys
- PCIe ip核。使用Quartus II 11.0，在Altera开发板4cgx15上验证通过。-PCIe ip core. Using the Quartus II 11.0, in the Altera development board 4cgx15 verify through.
xapp1022
- xilinx FPGA利用MET平台测试PCIe IP核的说明文档与源文件、-xilinx FPGA platform testing by MET PCIe IP core documentation and source files
PCIeDDR2add
- PCIE-DDR2-双通道ADDA板主要用于AD数据的记录与回放。该板主要使用Xilinx公司的Virtex5 FPGA，通过PCIE IP核与主机通讯，存储系统包括DDR2 SDRAM和FLASH，为各种软件无线电技术的应用提供了一个非常强大的单插槽收发器解决方案。-PCIE-DDR2 dual-channel ADDA board is mainly used for the AD data recording and playback. The board Virtex5 the FPGA
DMA-PCIe
- 利用XILINX的IP核设计DMA传输方式实现电脑和FPGA板之间数据传输文档，很有参考价值。-DMA design by using ips provides by XILINX ,make the communication between PC and FPGA possbile.
PCI_E_protocol_transaction
- pcie作为一种新型的数据总线，有取代pci的趋势。采用FPGA实现pcie是一个很好的研究途径。在使用xilinxFPGA的时候，ip核已经封装了物理和数据链路层协议，我们只需要完成事务层协议的解析，就可以设计高速的pcie总线。-PCIe data bus as a novel, a replace PCI trend. FPGA implementation pcie is a good way to research. In use xilinxFPGA time, ip nuclear
the-PCIE-interface-design
- 基于wishbone和端点IP的PCIE接口设计，介绍了PCIE硬核端点模块和wishbone总线规范，应用WHDL语言，编程实现了wishbone总线的主从端口-Based the PCIE interface design of the wishbone and the endpoint IP, PCIE hard core endpoint module and Wishbone bus specification, application WHDL language programmin
ml605_PCIe_Gen1_x8_rdf0008_13.4_c
- 该压缩文件为一个pcie接口设计源程序，源程序包含一个8通道gen1的pcie IP CORE和相应的用户接口程序，烧到开发板ml605中测试通过。 -The compressed file is a pcie interface design source code, source code contains an 8-channel gen1 of pcie IP CORE and the corresponding user interface program, burn developm
ml605_PCIe_Gen2_x4_rdf0009_13.4_c
- 该压缩文件为一个pcie设计源文件，pcie为一个4通道的pcie设计。文件中包含pcie IP CORE和相应的参考程序，在ml605开发板中测试通过。-The compressed file is a pcie design source files, pcie pcie is a four-channel design. Files contain pcie IP CORE and the corresponding reference program in ml605 developme
Xilinx_PCIe_Core-DMA
- 本文档介绍了一种基于Xilinx Endpoint Block Plus PCIe IP Core，由板卡主动发起的DMA设计。该设计利用通用的LocalLink 接口，所以方便的兼容支持Xilinx PCIe 硬核的器件，例如Virtex 5，Virtex 6，Spartan 6，并且实际在ML555 和ML605 开发板上实际测试通过。此外，驱动将板卡的控制封装起来，提供用户层简单的读写接口，方便上层程序的开发。-This document describes an approach bas
ml605_pcie_x4_gen2
- 使用与xilinx的ml605套件的pcie核程序，芯片 型号是v6系列的4通道的pcie设计。内部包括pcie ip核和用户端程序。已亲测。-Xilinx ml605 using the kit pcie nuclear program, chip model is v6 series of 4-channel pcie design. Internal including pcie ip core and client programs. It has been pro-test.
PCIe_CIVGX_AVST_On_Chip_Mem
- Altera公司的pcie核，附有调试用的驱动和上位机-pcie hard ip of altera, with driver and debug GUI
xilinx_PCIeLogiCore
- 基于xilinx fpga的PCIE逻辑IP核-thisis a xilinx_PCIeLogiCore
pxp_tlm
- 采用CAST公司的IP核，写出了PCIE中tlm层的代码-use the case company IP code to write the code of tlm layer
PCIe
- 使用Altera PCIe IP核,补充PCIe事物层，完成了PCIe设备端硬件设计。Windows和Linux下，安装合适驱动后，可读写PCIe设备。-Use Altera PCIe IP core, supplement PCIe transaction layer, complete PCIe device side hardware design
PCIE_14_Complete
- FPGA PCIE的IP核控制，可以用modelsim直接仿真，观察信号。-IP core for PCIE of FPGA,able to simulate with modelsim and check the signal
xapp1052
- ML605开发版 生成IP核的时候选择250MHZ pcie2.0 X4 5Gb/s 其他参考PDF文档。(When the ML605 development version generates the IP kernel, select 250MHZ pcie2.0 X4 5Gb/s Other reference PDF documents.)
eetop.cn_kc705
- Xilinx PCIE IP核的应用例程，带DMA，有V6和KC705的应用(Xilinx PCIE IP DMA example)