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组成原理课程设计--微程序控制器的设计完整报告
- 首先利用实验系统COP2000具有完全开放的特性，由学生自行设计控制器微指令格式及定义，重新设计指令系统，要求该指令系统能够实现数据传送，进行加、减运算和无条件转移，具有累加器寻址、寄存器寻址、寄存器间接寻址、存储器直接寻址、立即数寻址等五种寻址方式。 其次了解EDA扩展板功能，自学并掌握相关EDA技术，以实现EDA控制。-the first to use experimental system with a completely open COP2000 characteristics, de
dianzizhong
- 这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!-This is my learning process in the middle of the 10-minute program, containing various clock module and the counter, accumulator, and can download, compile!
FPGAprogram5
- 数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述，集成在一个模块中，提供VHDL源程序供大家学习和讨论。 -NC oscillator frequency control word register, phase control word register, and processing instruments used accumulator can be used VHDL descr iption, in an integrated modules
98632
- GAL设计的累加器，译码器的原代码。已经测试成功，并且生成可烧写的JED文件！-GAL design accumulator, the decoder the original code. Has been tested successfully, and can generate the JED document burning!
MathNet.Numerics-v0.3
- Math.NET开源数学库 C#实现 具体功能: - A linear algebra package, see MathNet.Numerics.LinearAlgebra. - A sparse linear algebra package, see MathNet.Numerics.LinearAlgebra.Sparse. - Non-uniform random generators, see MathNet.Numerics.Generators. - Dis
houghlines00
- 直线Hough变换利用图像空间和Hough参数空间的点－线对偶性，把图像空间中的检测问题转换到参数空间。通过在参数空间里进行简单的累加统计，然后在Hough参数空间寻找累加器峰值的方法检测直线。-Hough transform space and the use of images Hough parameter space of point-line duality, transmit images of the space problem of detecting the change of
houghpeaks00
- 不用多说了，和Hogh搭配使用检测直线的程序 直线Hough变换利用图像空间和Hough参数空间的点－线对偶性，把图像空间中的检测问题转换到参数空间。通过在参数空间里进行简单的累加统计，然后在Hough参数空间寻找累加器峰值的方法检测直线。-Needless to say, Hogh mix and the use of linear detection procedures Hough transform space and the use of images Hough paramete
PREDICTION.FRACTIONALN.SPURS
- Fast settling-time added to the already conflicting requirements of narrow channel spacing and low phase noise lead to Fractional4 divider techniques for PLL synthesizers. We analyze discrete \"beat-note spurious levels from arbitrary modulus di
键盘设计
- 1，消除按键的抖动问题 因为按键在闭合或断开过程中出现一段抖动期，主要由于按键的不稳定性引起的，这时会呈现一串页脉冲，时间的长短和开关的机械特性有关。一般在5ms~10ms之间。为保证CPU对键的一次闭合作一次处理，必须去抖动。在键的稳定闭合或断开时读键的状态。 2，据EICE51原理图编写并调试一个键输入子程序，其功能为判断键盘上有无键输入，若有键入，作去抖动处理后，计算输入键的键号送累加器A。-eliminate jitter button issues as keys or disconn
温度检测部分单片机程序
- SRART: MOVX @R0,A 令ADC0809开始转换 WAIT: JB OP2.0,ADC 检测ADC0809转换完成否？ CALL DISP 调用显示子程序 JMP WAIT ADC:MOVX A,@R0 将转换好的数据送入累加器 CALL L1 调用十进制转换子程序 MOV RI,#OFFH 显示延时-SRART : R0 MOVX @ A change began to make ADC0809 WAIT : JB OP2.0, ADC conversion completed t
adder
- 加法器（使用verilog编写的）,虽然简单，但是这也是学习verilog最基础的东西！希望大家一起学习！-The accumulator (uses the verilog compilation), although it is simple, but this also is studies most foundation of the verilog! Hopes everybody studies together!
accumulator.rar
- 实现累加器的verilog源码，广泛应用在通信电路设计中,The realization of accumulator Verilog source, widely used in communication circuit design
multiplier-accumulator(vhdl)
- 用VHDL语言描述和实现乘法累加器设计,4位的被乘数X和4位的乘数Y输入后，暂存在寄存器4位的寄存器A和B中，寄存器A和B的输出首先相乘，得到8位乘积，该乘积再与8位寄存器C的输出相加，相加结果保存在寄存器C中。寄存器C的输出也是系统输出Z。(原创，里面有乘法部分和累加部分可以单独提出来，很好用) -With the VHDL language to describe the design and realization of multiplier-accumulator, four of
flyffv15-Accumulator
- flyffv15 Accumulator 源码-flyffv15 Accumulator source
dds_easy
- 直接频率合成DDS模块的ise工程，可以直接下载，在Spartan3/Spartan3E上验证通过。该DDS模块可以产生双通道的不同频率的正弦波，也可以产生同频的任意相位差的相移波形。本模块累加器位数为32位，可以产生12位相位精度12位量化精度的正弦波。该设计例化一个Block Ram，为节省储存空间仅需要储存1/4周期的数据。根据需要，可以重新修改数据，改变波形。-DDS direct frequency synthesizer module ，ise project, can be dir
Desktop
- DDS数字频率合成DDS由相位累加器、正弦查找表、D／A转换器和低通滤波器组成 -DDS DDS DDS from the phase accumulator, sine look-up tables, D/A converter and low-pass filter composed of
Accumulator
- 数字逻辑设计中累加器的开发源代码，开发环境为Quartus-Accumulator in Quartus
accumulator
- accumulator max plus
Verilog-Accumulator
- the folder contains two files written by Verilog HDL. the first one is an implementation of an accumulator that takes serial data as an input, and its output will be an accumulated sum of each consecutive four input samples. the second file is a te
Accumulator
- An 8-bit Accumulator with an adder module in Verilog HDL. You can change the bus width decoding the adder.