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PIPE_LINING_CPU_TEAM_24
- 采用Quatus II编译环境,使用Verilog HDL语言编写实现了五段流水线CPU。 能够完成以下二十二条指令(均不考虑虚拟地址和Cache,并且默认为小端方式): add rd,rs,rt addu rd,rs,rt addi rt,rs,imm addiu rt,rs,imm sub rd,rs,rt subu rd,rs,rt nor rd,rs,rt xori rt,rs,imm clo rd,rs clz rd,rs slt rd,rs,rt sltu rd,
cameralink
- 由于目前基于CameraLink接口的各种相机都不能直接显示,因此本文基于Xilinx公司的Spartan 3系列FPGAXC3S1000-6FG456I设计了一套实时显示系统,该系统可以在不通过系统机的情况下,完成对相机CameraLink信号的接收、缓存、读取并显示 系统采用两片SDRAM作为帧缓存,将输入的CameraLink信号转换成帧频为75Hz,分辨率为1 024×768的XGA格式信号,并采用ADV7123JST芯片实现数模转换,将芯片输出的信号送到VGA接口,通过VGA显示器显示
mips
- 在maxplus上实现了一个5级流水线的mips cpu,含cache-In maxplus to achieve a 5-stage pipeline of the mips cpu, with cache
cache
- 缓存器 cache verilog 欢迎下载偶-cache verilog
vga_card
- VGA模块的VHDL代码和软件驱动,可作为外设挂接在Avalon总线上。用一块SRAM作为显存,双缓存切换模式。-VGA module VHDL code and software drivers can be articulated as a peripheral bus in Avalon. As with a piece of SRAM memory, dual-mode cache switching.
project1_report1
- The purpose of this project is to explore the issues and implementation of a multiple instruction stream, single data stream processor. We are running two instruction streams on two CPUs which share an address space. The processors share a second lev
pingpang
- 关于乒乓操作的,对于数据缓存有很大的用处-On the ping-pong operation of data cache for the great usefulness of
mips1
- Verilog MIPS design. I found it somewhere on Internet and it is working :-Verilog MIPS design. I found it somewhere on Internet and it is working :))))
dds9851
- 本文主要介绍的是采用直接数字频率合成的短波信号发生器,它主要以微电脑控制部分、直接数字频率合成(DDS)部分、数字锁相环频率合成部分、背光液晶显示部分、功率放大部分等组成。该软件系统采用菜单形式进行操作,操作方便明了,增加了很多功能。它通过启动DDS后,把内存缓存区的数据送到DDS后输出相应的频率,并把数据转换为BCD码,送到液晶显示器进行显示。该系统输出稳定度、精度极高,适用于当代的尖端的通信系统和精密的高精度仪器。-This paper describes the use of direct
dCACHE
- Vhdl写的数据cache,根据Verilog程序改编-Vhdl write data cache
iCACHE
- 用VHDL写的数据cache,基于Verilog版本改编过来-To use VHDL to write the data cache, based on the Verilog version of the adaptation over
P6_Cache
- MEMORY CACHE SIMPLE CODE
CIC_Moore
- It is a complete project of Cache Interface Controller programmed in VHDL using the logic of Moore State Machine
jj
- 本题设计一个数字存储示波器,以Xilinx公司20万门FPGA芯片为核心,辅以必要的外围电路(包括信号调理、采样保持、内部触发、A/D转换、D/A转换和I/O模块),利用VHDL语言编程,实现了任意波形的单次触发、连续触发和存储回放功能,并按要求进行了垂直灵敏度和扫描速度的挡位设置。信号采集时,将外部输入信号经信号调理模块调节到A/D电路输入范围,经A/D转换后送入FPGA内部的双口RAM进行高速缓存,并将结果通过D/A转换送给通用示波器进行显示,完成了对中、低频信号的实时采样和高频信号的等效采
vhdl
- 该系统通过顶层模块,调用7底层模块实现。7大模块底层模块为:理想信源数据接收模块,理想信源数据缓存模块,LAPS成帧模块,加扰并发送LAPS帧模块,接收LAPS帧并解扰模块,接收LAPS帧数据缓存模块,解帧并发送数据给理想信源模块。另,还有一个fifo模块,以便两个缓存模块调用。-The system top-level module, called 7, the bottom module. Bottom-7 module module: the ideal source of data re
cache
- 本文给出了一个cache的所有源代码,存为txt格式的压缩包-this is a code of a cache
fm25h20
- spi接口,DSP发送数据,FPGA缓存起来,然后通过spi口写进fm25h20芯片里面-Spi interface, DSP send data, FPGA, and then through the spi cache up mouth written into fm25h20 chip inside
fifo
- 用vhdl语言实现对八位数据进行缓存的控制-With VHDL language implementation to eight of the data cache of control
CPUwithout-cache
- 5级流水无cache,CPU实验,是学习VHDL的好资料,对于了解CPU很有帮助!-5-stage pipeline without cache, CPU test, is learning VHDL good information, very helpful for understanding the CPU!
cache
- 利用VHDL语言,仿真cache与主存的关系,使用了类似数组的方法。-using vhdl,tell us the relation between cache and memory.