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clk_div
- 自己编写的任意分频VHDL程序，程序简单，以供大家分享！-prepare their arbitrary frequency VHDL procedure is simple and for all to share!
clk_div
- vhdl语言描述分频器，实现2、4、8、16……分频，经过实践
clk_div
- VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
DE2.rar
- 使用 DE2板制作的多功能数字钟，含有选择功能，秒表，电子表，闹钟，用7-segment LED液晶显示，可以通过LCD看当时状态 附有仿真波形,-Clk_Div,- Mode_Select,-Watch,-stop_watch,-Lcd_Module,-Total_Out source code，Simulation waveform
clk_div.vhd
- 实现对时钟信号的技术分频，程序简单易懂，对于初学VHDL者来说，提供了一个良好的方法。-Implementation of the clock signal frequency technology, the program easy to understand, for the beginner who VHDL, provides a good approach.
CLK_DIV
- 爱用硬件描述语言VHDL实现输入时钟10分频输出-divide CLOCK by 10 using VHDL
clk_div
- VHDL描述的时钟分频电路，用途广-VHDL descr iption of the clock divider circuit, uses widely ...
clk_div
- Clock division document
clk_div
- VHDL语言描述，时钟分频,给定CPLD试验板系统时钟设置50M，但由于本作品的需要，我们将系统时钟经过20分频得到DS18B20所需的工作时钟，大约为1.25M。-VHDL language descr iption, the clock frequency, a given CPLD experiment board system clock set 50M, but as a result of this work, we will be the system clock frequenc
clk_div
- 一个时钟分频模块,in verilog hdl-clock division module in verilog hdl
clk_div
- Clock devider in VHDL code
clk_div
- Thia is VHDL code for clock divider
clk_div
- ＦＰＧＡ Ｖｒｉｌｏｇ ＨＤＬ 分频器 输入３３ＭＨＺ ，输出１ＫＨＺ－５０ＨＺ-FPGA Vrilog HDL divider input 33MHZ, output 1KHZ-50HZ
clk_div
- 用了20bit的计数器cnt，循环的计数，所以说一个周期有2的20次幂也即大约有1M分频，因为主时钟50MHz（周期就是20ns），所以20ms一个计数周期。蜂鸣器就以20ms的周期性发声，大家可以改变cnt的值看看效果。-quartus clock divided
clk_div
- 分频计数器verilog源代码,包括实验说明文档,清晰易懂.-this code can easily be understood and teaches you how to divide the clock.
CLK_DIV
- 用来产生一个电路的基准的时钟信号，并可以以此为基准产生其他与此时钟信号成倍数时钟信号-Used to generate a reference clock signal circuit and can produce this as a reference clock signal into the other and the clock multiplier
clk_div
- deviseur de fréquence pour fpga
Clk_Div
- FPGA分频器的设计，通过修改参数值可以实现各种时钟频率信号。-Divider FPGA design can be achieved by modifying the parameter values of various clock frequency signal.
clk_div
- 任意整数分频器，通过改变参数，可设置所需要的分频频率和占空比-Arbitrary integer divider, by changing the parameters, you can set the desired crossover frequency and duty cycle
CLK_DIV
- verilog HDL写的时钟通用计数分频程序，设置系统时钟，并根据目标时钟，设置分频系数即可得到目标时钟。已实际测试可用。-verilog HDL write clock common procedures for the count and divide, set the system clock, and the root According to the target clock, set the frequency division factor can get the targ