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搜索资源列表

  1. Altera_DDR_controller_core

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  2. Altera DDR SDRAM控制器完整Verilog代码包，包括Verilog源代码，Doc说明文档，仿真DDR芯片模型，仿真testbench等-Altera DDR SDRAM Controller. Verilog source codes, descr iption documents, DDR verilog model and simulation testbench are all included.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2016-01-26
    • 文件大小：735kb
    • 提供者：沈志

  1. ddrsdram_verilog

    0下载：
  2. 内附doc是DDR SDRAM 参考设计文档；model包含SDRAM Verilog的模型；simulation包含verilog测试平台、modelsim工程文、设计库函数；source包含verilog源文件；synthesis包含工程的综合文件 。-Enclosing the doc is a DDR SDRAM reference design documentation model contains SDRAM Verilog model simulation with veri

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-29
    • 文件大小：734.49kb
    • 提供者：陈少华

  1. ddr_model_c3

    0下载：
  2. DDR仿真模型，采用erilong语言，FPGA开发DDR控制器必备-DDR simulation module verilog

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-04
    • 文件大小：8.87kb
    • 提供者：张雪松

  1. lpddr_verilog_model

    0下载：
  2. 美光 ddr sdram 仿真模型， 不可综合，用在测试平台模仿ddr sdram的功能。verilog语言编写。-Micron MOBILE DDR SDRAM simulation model. not synthesisable, used in tesetbench to emulation the function of ddr sdram. written in verilog

  3. 所属分类：Other systems

    • 发布日期：2017-12-02
    • 文件大小：38.74kb
    • 提供者：qiubin

  1. dab1814114c3

    0下载：
  2. 此為採用ALTERA所做的DDR 控制器(verilog)- File/Directory Descr iption ============================================================================= \doc DDR SDRAM reference design documentation \model Contains the verilog SDRAM model \route

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-11-14
    • 文件大小：859.69kb
    • 提供者：李志偉

  1. DDR_sdram

    1下载：
  2. 文件里有DDR3/DDR4 sram的verliog模型，而且具有DDR4参考书(The document has a verliog model of DDR3/DDR4 SRAM, and it has DDR4 reference books.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2019-03-06
    • 文件大小：4.71mb
    • 提供者：maxw123456789
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