搜索资源列表
64
- 64位乘法器，超前进位的，大家看看，通过仿真的，verilog的
mult
- 64位乘法器源码verilog,经过验证测试
64位乘法器verilog
- 64位乘法器的源码，测试代码以及详细的报告
mul64
- Verilog实现的64位乘法器，该乘法器是我所见过的最牛的乘法器、运算快、资源利用少-Verilog implementation of the 64-bit multiplier, the multiplier is the most I have ever seen cattle multiplier, computing faster, less resource utilization
mul64
- 64位乘法器设计实验是我在科大的第一个课程设计，verilog程序的熟练掌握对于微电子专业的学生来讲是非常必要的，对于此次设计我也花费了很长时间。 本设计分为3个部分，即控制和（1）状态选择部分，（2）乘法器部分，（3）加法器部分。 以下我将按此顺序进行说明。需要指出的是，在实际设计中的顺序恰好是颠倒的，这与设计思路有关，在刚开始的时候由于对整体没有一个很好的把握就先选择最简单的一部分几加法器开始入手，然后就是乘法器，最后作乐一个状态控制电路将两部分联系起来。 -A 64-bit m
MULTIPLE_CORE
- 硬件乘法器，其基础就是加法器结构，它已经是现代计算机中必不可少的一部分。[1]乘法器的模型就是基于“移位和相加”的算法。在该算法中，乘法器中每一个比特位都会产生一个局部乘积。第一个局部乘积由乘法器的LSB产生，第二个乘积由乘法器的第二位产生，以此类推。如果相应的乘数比特位是1，那么局部乘积就是被乘数的值，如果相应的乘数比特位是0，那么局部乘积全为0。每次局部乘积都向左移动一位。 -64-bit multiplier design experiment is the first in the HK
mult-64bit-booth.txt
- 64位booth乘法器，verilog HDL， zip文件，modelsim测试通过-64 booth multiplier, verilog HDL, zip files, modelsim test
64位乘法器
- 基于fpga的64位乘法器的实现，基于Verilog(Implementation of 64-bit multiplier based on FPGA)