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sobel
- 图像边缘检测的VERILOG实现，能准确检测图像边缘
Edge-detection
- 多个边缘检测sobel算子的verilog程序模块。-Multiple edge detection sobel operator verilog program modules
sobel
- Verilog代码实现Sobel算子，包括整个工程，仿真也有。。仿真表明该程序能实现Sobel 算子硬件实现-Verilog，Sobel Operator
Sobel
- Verilog code to calculate Sobel
sobel_filter
- implementation of SOBEL filter using FPGA board RC200 in handle-c
sobel
- verilog sobel FPGA edge detection-Adopted verilog language realizes sobel edge detection in image processing algorithm
DE2_CCD_sobel
- verilog编写的适用于fpga的3x3模板sobel滤波-verilog fpga prepared for the 3x3 template sobel filter
sobel2
- 新的sobel算子的FPGA实现。使用verilog语言，并调试通过~-The sobel operator new FPGA implementation. Verilog language, and debugging through to
grayscale
- 灰階(gray-scale)圖像處理(60*60 pixel)controller控制各個程式的地址以及開關，input_mem將資料讀進記憶體，grayscale將讀取資料像素的亮度以數值來表示，將24bit的 像素化成四個8bit的值輸出。接著進入sobel，在此將前面的四個值乘上1或-1個別的相加，得出新的四個值，輸入進shiftcase進行threshold的判斷，大於threshold則表現出白色(255)，小於threshold則表現出黑色(0)，最後將結果存入記憶體out_mem。
sobel_edge_det
- 这是基于verilog语言的sobel检测的硬件语言设计，简单可用。-sobel verilog
sobel
- 在FPGA中，采用verilog HDL语言实现图像处理算法sobel，仿真实验通过-In the FPGA using verilog HDL language image processing algorithms sobel, simulation experiment
sobel-with-verilog-language
- 用verilog实现sobel边缘检测算法-sobel edge detection with verilog language
MDL_SLX
- sobel edge detection using verilog code
edge-detection1
- 基于FPGA开发环境，根据Sobel model算法，关于边缘检测的verilog代码。-the code of edge detection based on verilog.
myClock
- 四位数码管显示24小时时钟，附上了ucf 芯片是Kintex7(Four bit digital tubes display 24 hour clocks)
DE2_70_D5M_LTM
- filtre de sobel sur fpga
DE2_70 sobel
- DE2_70 sobel_dilationdsd
sobel
- sobel算子的vhdl实现，顶层用verilog(vhdl implement on sobel)
sobel
- 由Verilog编写在FPGA实现sobel算法应用于图像边缘检测，工程文件可在quartus13.1以上版本打开；工程使用到ram、fifo、pll三种ip核，design文件夹下包含ram、fifo、vga控制以及串口收发和sobel算法模块，sim和doc文件夹下分别包含modelsim的仿真模块和仿真结果；测试时将200*200分辨率的图片用matlab文件夹下的matlab脚本压缩、二值化，再将生成文件中数据用串口发给FPGA，边缘检测结果会通过VGA输出。(Written by Ve
sobel算法verilog实现
- 使用sobel算法完成了在FPGA平台上对图像的边缘化处理，并且可以将边缘处理的结果通过引脚输出，通过vga接口显示在电脑显示器上。