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primetime
- 这是ＶＨＤＬ语言编写的延时测试程序，用来测定ＣＰＬＤ的性能指标-This is the VHDL language delay the test procedure used to determine the performance CPLD
VHDLDelay
- 开发环境是FPGA开发工具，描述的是VHDL延时程序，文章中也有程序
dt-VHDL
- 电梯控制器的功能 本电梯控制器分为主控制器和分控制器。主控制器是电梯内部的控制器，每个楼层有一个分控制器。主控制器的功能： （1）完成16个楼层多用户的载客服务控制。 （2）电梯运行时显示电梯的运行方向和所在的楼层。 （3）当电梯到达选择的楼层时，电梯自动开门。 （4）具有提前关电梯门和延时关电梯门的功能。 （5）响应分控制器的有效请求，如果到达有请求的楼层，电梯自动开门。 分控制器的功能： （1）显示电梯的运行状态和所在的楼层。
delay.rar
- 用vhdl的状态机实现精确的1us的延时程序,VHDL state machine used to achieve precise 1us delay procedures
yanshi.rar
- 给予VHDL的延时函数 是简单的开始时间的延时,VHDL delay to the start of the function is a simple time delay
vhdl
- VHDL 的一个流水灯程序 开发平台Quartusii 使用的延时方法为分频思想
IIRfilterFPGA
- 介绍了IIR 滤波器的FPGA 实现方法,给出了 IIR 数字滤波器的时序控制、延时、补码乘法和累加四个模块的设计方法,并用VHDL和FPGA 器件实现了IIR 数字滤波。-Introduction of the IIR filter FPGA implementation method of IIR digital filter timing control, delay, multiplication and accumulation complement the four modules
QuartusIIandModelSim
- 本文主要描述了如何在QUARTUS II 中输入程序文件，生成网表及标准延时文件，然后通过 MODELSIM进行功能仿真与后仿真的过程，主要为图解，含全部代码及仿真波形。 -This article describes how to enter at QUARTUS II program file, generate netlists and standard delay file, and then through the ModelSim for functional simulation
lbuff_mem
- 延时代码,可以用在ＦＰＧＡ数据流水处理，图象处理，滤波-delay code
VHDL
- 在电子技术中，频率是最基本的参数之一，又与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。在本次毕业设计中我们选择使用单片机来制作数字频率计，并在实际制作中采用了直接测频法。利用延时产生的时基门控信号来控制闸门，通过在单位时间内计数器记录下的脉冲个数计算出输入信号的频率，最终送入LCD中显示。这样制作出来的频率计不仅可以满足设计题
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- FPGA设计中几个基本问题的分析及解决 多时钟系统，时钟设计，时钟歪斜，门控时钟，毛刺信号及其消除，FPGA中的延时设计，FPGA设计应注意的其它问题-FPGA design analysis of a few basic questions and solve multi-clock system, clock design, clock skew, clock gating, and the elimination of burr signal, FPGA design of the d
vhdlyanshi
- 关于vhdl语言中的延时处理，适合初学者查看，非常不错的例子，顶一下呀-With regard to the delay in vhdl language processing, suitable for beginners view, a very good example of what you Top
zdsjdt
- 自动升降电梯控制器设计 要求： 设计一个6层楼的电梯控制器。 该控制器可控制电梯完成6层楼的载客服而且遵循方向优先原则，并能响应提前关门延时关门，并具有超载报警和故障报警； 同时指示电梯运行情况和电梯内外请求信息。-Auto-Lift elevator controller design requirements: design of a six-story elevator controller. The controller can control the completio
crc8
- 8bit CRC码生成器vhdl 代码，延时一个周期CRC码有效。-8bit crc code genergator,after delay one clock,crc code valid
delay
- 一个可编程延时，只要输入你想的延时周期就可以延时几个周期-a program delay verilog
VHDL
- 介绍Verilog HDL, 内容包括：Verilog应用，Verilog语言的构成元素，结构级描述及仿真 ，行为级描述及仿真，延时的特点及说明 介绍Verilog testbench，激励和控制和描述 结果的产生及验证，任务task及函数function 用户定义的基本单元(primitive)，可综合的Verilog描述风格等-Introduction Verilog HDL, including: Verilog applications, Verilog language
vhdl-delay
- vhdl延时程序,源程序，已调试，可以用-VHDL delay program
The--VHDL-code-of-I2C
- 该程序采用延时接收比较来实现仲裁的方法，使不具有I2C接口的普通微控制器（MCU）能够实现模拟I2C总线的多主通信。-This program is to realize the delay receiving the arbitration method, do not have the I2C interface of ordinary micro controller (MCU) can simulate the I2C bus more than the main communicati
卷积交织器解交织器设计
- 交织技术通常分为分组交织和卷积交织。分组交织过程是数据先按行写入，再按列读出；解交织过程是数据先按列写入，再按行读出。其特点是结构简单，但数据延时时间长，而且所需的存储器比较大。(Interleaving techniques are usually divided into packet interleaving and convolution interleaving. Packet interleaving process is the first data written by row,
04.交通灯
- 既然是交通灯模拟实验，红黄绿三色小灯闪烁时间就要模拟真实的交通灯，我们使用Arduino 的delay（）函数来控制延时时间，相对于C 语言就要简单许多了。(void setup() { pinMode(redled, OUTPUT);/ pinMode(yellowled, OUTPUT) pinMode(greenled, OUTPUT); })