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VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现AD
flash
- 这是一个基于XILINX ISE 9.1的flash的读写程序，适合初学者，很有用
ise_keygen.zip
- to generate keygen for xilinx ise edk 8.1 9.1 9.2,to generate keygen for xilinx ise edk 8.1 9.1 9.2
123654vhaing
- 八音自动播放电子琴设计 vhdl源码，文件内有具体注释 [VHDL-XILINX-EXAMPLE26.rar] - [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9- -Octave electronic keyboard play aut
Xilinx_ISE_9.1_
- XILINX IES9.1的使用教程，精心收集，欢迎下载-XILINX IES9.1 the use of tutorials, carefully collected, please download
ise9.1
- 学习ISE的好资料，想要使用XILINX芯片进行开发必看-ISE learning good information, want to use a must-see XILINX chip development
eetop[1].cn_ise_book
- Xilinx ISE 9.x fpga&cpld设计指南 光盘附带内容
verilog
- 一个很好的关于verilog的PPT 第1章 EDA设计与Verilog HDL语言概述 第2章 Verilog HDL基础与开发平台操作指南 第3章 Verilog HDL程序结构 第4章 VERILOG HDL语言基本要素 第5章 面向综合的行为描述语句 第6章 面向验证和仿真的行为描述语句 第7章 系统任务和编译预处理语句 第8章 VERILOG HDL可综合设计的难点解析 第9章 高级逻辑设计思想与代码风格 第10章 可综合状态机开发实例 第1
verilog
- 第1章 EDA设计与Verilog HDL语言概述 第2章 Verilog HDL基础与开发平台操作指南 第3章 Verilog HDL程序结构 第4章 VERILOG HDL语言基本要素 第5章 面向综合的行为描述语句 第6章 面向验证和仿真的行为描述语句 第7章 系统任务和编译预处理语句 第8章 VERILOG HDL可综合设计的难点解析 第9章 高级逻辑设计思想与代码风格 第10章 可综合状态机开发实例 第11章 常用逻辑的VERILOG HDL实现
Example-1-1
- XILINX ISE 9.X FPGA/CPLD设计指南第一章代码-XILINX ISE 9.X FPGA/CPLD Design Guide Chapter code
music
- 蜂鸣器实现播放音乐，两个按键可选择播放，共三首音乐可选。Xilinx ISE 9.1环境下工程。-Buzzer for playing music, playing the two keys to select a total of three songs optional. Xilinx ISE 9.1 environment projects.
OFDM_Security
- This a Simulink model that demonstrates an algorithm that applies wireless security on physical layer. The demonstration is based on 802.11a (simplified) and receiver is implemented on Xilinx Virtex 4 FPGA. The RAR file inlcudes 2 files: 1. Simul
Micron_SDRAM_CNTR
- /****************************************************************************** * * File Name: sdrm.v * Version: 1.14 * Date: Sept 9, 1999 * Descr iption: Top level module * Dependencies: sdrm_t, sys_int * * Company: Xilinx * *
INTERLEAVER
- 1/3,k=9的卷积码VHDL实现,在xilinx ise上仿真成功。-1/3, k = 9 convolutional code VHDL implementation of the simulation in the xilinx ise success.
xilinx_ISE_9.1_cn
- ISE使用手册，版本：9.1 包含仿真工具的运用-xilinx ise 9.1 chinese
project-main-doc
- The name of the project is “RUN LENGTH ENCOADING”. In this project transmit the data use different compression Techniques. In these Techniques input date is to be encoded. By use the techniques the input data is to be compress .In this project it is
Runlength-Data-Compression
- The name of the project is “RUN LENGTH ENCOADING”. In this project transmit the data use different compression Techniques. In these Techniques input date is to be encoded. By use the techniques the input data is to be compress .In this project it is