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  1. div_k

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  2. 此程序实现时钟的1/k分频，输入为一个复位信号rst_n,一个时钟信号clk，一个参数k；输出out为一个占空比为50 的时钟，频率为clk的1/k -this verilog programme divid the clock to 1/k in fluquency.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-06
    • 文件大小：7797
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